[求助]如何用CPLD实现32个信号的延迟？(续1)

wlj303 · 发表于 2003-11-11 10:23:33

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我的输入信号频率很低，一般情况下信号是持续的电平信号，而且不变，只有出现故障时，信号才会根据相应的逻辑改变。所以这些信号要么高，要么低，几乎很长时间才变。但是系统要求每一个信号输入之前必须要延时。
我的数字板上还用到TMS320F240，频率20M，不知道是不是有用？
谢谢斑竹了！

wlj303 · 发表于 2003-11-11 10:29:56

32个延迟是不是要用到32个计数器，还是可以共用？

bravelu · 发表于 2003-11-11 10:50:42

[这个贴子最后由bravelu在 2003/11/11 10:54am 第 1 次编辑]

最简单的方法还是每路各用一个计数器。你可以先把20M时钟分频一下，这样计数器可以做小一点，省些资源。

zhoujj · 发表于 2003-11-11 11:00:38

好像在搞dsp啊

beta · 发表于 2004-1-18 23:53:56

If you are using Xilinx FPGA, SLR16 is best to make clock delay. 32 Clocks only requires 2 LUTs. Cheers...

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