数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31359|排名: 9

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is the clock constraints of top module the same as that of submodule.	quan228228 2006-3-23	52914	quan228228 2006-3-23 17:19
请教一个关于synplify的简单问题	amao 2006-3-22	12804	amao 2006-3-23 08:17
[求助]Synplify能通过,但是Quartus综合报错	yym514 2006-3-22	13295	amao 2006-3-22 16:41
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[推荐]一款便宜的FPGA开发板ezNios360	wiqitech 2006-3-6	14371	limh909 2006-3-15 14:47
请大家推荐一下面向可综合的RTL开发的规范资料	ppp0221 2005-12-20	26213	hamming 2006-3-15 10:42
谁有《PLI HANDBOOK》 (无内容)	xudeqiang 2006-3-14	03857	xudeqiang 2006-3-14 19:34
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[求助]基于CPLD的数字IP核设计与实现！！！！！！	lzl82 2006-3-13	02159	lzl82 2006-3-13 10:41
求助	adeng 2006-3-12	01840	adeng 2006-3-12 16:48
那里有MAX+PLUS2下载啊	tony1227 2006-3-10	12695	wwwzp 2006-3-11 20:25
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