请教各位大虾，Verilog HDL仿真的问题

starlite · 发表于 2004-4-26 18:47:14

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模块1：
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
模块2：
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule

在Max+plus II 环境下如何利用模块2来测试、仿真模块1，并得出波形来？？

starlite · 发表于 2004-4-26 19:03:17

请各位大虾指点

daidai · 发表于 2005-3-25 10:51:16

在max+plus2里好象不行吧,测试模块的许多东东他不支持啊

yh919 · 发表于 2005-8-16 16:03:13

用active HDL就可以了。

qhs050740 · 发表于 2005-10-23 16:52:30

不可综合

wsmjimmy · 发表于 2006-1-5 14:55:59

我也遇到过啊
有什么好办法嘛？

jack1012 · 发表于 2006-2-27 13:15:09

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