求教一个fpga复位的问题

xduryan

模块代码：module FPGA_rst(
   input clk,
   input rst,

output [7:0] dout
    );
reg [7:0] data = 8'h5a;
always @ (posedge clk or negedge rst)begin
   if(rst==1'b0)begin

   data <= 8'h0;

end

else begin

   data <= data + 1;

end
end
assign dout = data;
endmodule


     测试代码：
module tb_fpga_test;

reg clk;

reg rst;

wire [7:0] dout;

fpga_rst uut (

.clk(clk),

.rst(rst),

.dout(dout)

);
       initial begin

   clk = 0;

forever #5 clk = ~ clk;

end


initial begin

rst = 0;

#111;

rst = 1;


end

endmodule


     实际的仿真波形：



   问题：

   为什么从一开始 输出就被复位了？我的理解是dout的初始值应该为5a，然后在clk的第一个上升沿的时候检测到rst=0才复位到0；但是实际的仿真结果给我的感觉是negedge rst这个条件被触发了，但是我给的rst信号一开始就是0然后才为1，就没有下降沿，怎么会触发呢？

harry_hust

寄存器貌似不能设置初始值的，只能通过复位才能置位或复位；
wire型是可以设置初始值的。

xduryan

回复 2# harry_hust

xilinx的fpga的FF是可以设置初始值的，初始值是FF的一个属性，编译工具也可以识别。xilinx的fpga的FF的初始值和复位值并不一样。
另外，wire型不能设置初值。


我试过：如果一开始不给rst=0，也就是不复位，仿真结果是：一开始FF加载的是初始值5a，谢谢。


请回答我问的问题，谢谢~

xduryan

原帖中仿真图没加进去，请看我的回复中添加的图

vongy

从unknown到0，仿真工具也认为是下降沿

xduryan

回复 5# vongy


   谢谢~   你的意思是我虽然在仿真时刻0给rst=0，但是仿真工具依然认为rst是从一个unkonwn状态转换为0的，然后认为它是一个下降沿，从而触发always块的执行对吗？

harry_hust

回复 6# xduryan


   你可以基于5楼的，换成高电平复位试试

xduryan

回复 7# harry_hust


   结果一样，可能仿真器也认为从未知态到1是上升沿

YYFFLLMMNN

寄存器变量你赋了一个初始值，这种情况只能用于仿真，是不能用来跑程序的，程序运行的时候，寄存器的值是默认值，Xilinx与Altera都是默认为0。

xduryan

回复 5# vongy


  我刚截的图，从图中约么可以看出在仿真最开始的时候clk和rst的电平处在中间的位置，但是放大的话就看不出来，必须得缩小了才能看到。
这一部分是不是就是你说的unkown状态