RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design

yesbird · 发表于 2019-10-23 10:27:07

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RTL Modeling with Systemverilog For Simulation and Synthesis: Using SystemVerilog for asic and FPGA Design
by Stuart Sutherland
Paperback, 488 pages
Copyright 2017, Sutherland hdl, Inc., Tualatin, Oregon

smrecnik · 发表于 2019-10-23 13:37:27

thanks for sharing

csgood · 发表于 2019-10-23 13:49:17

当年找不到PDF，就去买了一本正版书花了100多美元。

这本书的作者Stuart Sutherland已经于2018年突发疾病去世了，以后再也看不到他写的文章了。

abutter · 发表于 2019-10-23 14:10:48

多谢分享。

dcircuit · 发表于 2019-10-23 22:31:49

thanks for sharing

cdmxh · 发表于 2019-10-24 09:23:33

在下有礼了！

risccpu · 发表于 2019-10-24 12:45:09

good reference.

kang.kang · 发表于 2019-10-24 12:53:47

感谢分享

tu_yjq123 · 发表于 2019-10-24 21:32:12

多谢分享

sayangcinta · 发表于 2019-10-25 08:09:30

thanks for sharing

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design

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