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[原创] 两个剧牛的数字电路——异步时钟切换和倍频

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发表于 2007-1-25 20:12:27 | 显示全部楼层 |阅读模式

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两个不相关时钟间的异步切换两个不相关的时钟频率之间的异步切换会产生runt脉冲和毛刺使得系统不可靠。下面所示的电路揭示了这些问题的一个解决办法。 当选择(SELECT)输入稳定的时候(或者为高电平或者为低电平),这两个控制触发器处于相反的状态,两个时钟输入中的一个驱动时钟输出。 当选择(SELECT)输入变化时,这个影响要等到原来的选择的时钟源的下一个下降沿复位它的控制触发器之后才会有。输出时钟信号然后会保持低电平直到新选择时钟的下一个下降沿置位它的控制触发器,使得新选择的时钟来驱动输出时钟。 任何时钟切换都开始于原来选择的时钟变低时,输出时钟然后会保持低电平直到新选择的时钟先变低然后再变高。再也不会出现runt脉冲或输出毛刺。 如果选择(SELECT)输入的时序导致控制触发器进入亚稳态,这并不会有影响,因为输出时钟被输入时钟驱动为低电平(而不管控制触发器的状态)。亚稳态必须在时钟的低电平期间内得以恢复。现代的触发器会在少于2ns时间内从亚稳态中恢复(参见2002年10月的技术报告" Virtex-II ProTM 触发器的亚稳态时延和两次失效之间的平均时间")。 这个电路假定是上升沿触发的,它要求两个时钟都要自由运行。
两个不相关时钟间的异步切换.bmp
 楼主| 发表于 2007-1-25 20:21:35 | 显示全部楼层


   
原帖由 wice3 于 2007-1-25 20:12 发表
两个不相关时钟间的异步切换两个不相关的时钟频率之间的异步切换会产生runt脉冲和毛刺使得系统不可靠。下面所示的电路揭示了这些问题的一个解决办法。  当选择(SELECT)输入稳定的时候(或者为高电平或者为低电 ...


第1行是output clock
2 3 4 分别是clkb clka select
5 6 分别是 右上的and 和右下的and的输出
7 8 分别是qa qb

[ 本帖最后由 wice3 于 2007-1-25 20:33 编辑 ]
1.jpg
1.jpg
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 楼主| 发表于 2007-1-25 20:39:42 | 显示全部楼层
倍频电路
untitled.bmp
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 楼主| 发表于 2007-1-25 20:43:05 | 显示全部楼层


   
原帖由 wice3 于 2007-1-25 20:39 发表
倍频电路


第一行是输入时钟
2 是倍频结果(我早not的后面加了1/4 clkin周期的延迟)
3 是 q
建议将图片右键另存到电脑上看效果好得多

[ 本帖最后由 wice3 于 2007-1-25 20:46 编辑 ]
2.jpg
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 楼主| 发表于 2007-1-25 20:49:33 | 显示全部楼层
我用matlab 6.5 的simulink 对电路做的仿真,送上.mdl文件

clock_switch.rar

4.19 KB, 下载次数: 426 , 下载积分: 资产 -2 信元, 下载支出 2 信元

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发表于 2007-1-26 08:22:56 | 显示全部楼层
好,研究一下
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发表于 2007-1-26 09:32:31 | 显示全部楼层
不错啊,第一个看到过
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发表于 2007-1-26 09:53:50 | 显示全部楼层
实际上,倍频电路的输出信号的脉宽应该是,Tc2q+Tnot+Tnxor吧,在实际一个用中,可以通过调整这个延迟来获得不同脉宽的波形吧
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 楼主| 发表于 2007-1-26 11:24:20 | 显示全部楼层


   
原帖由 windzjy 于 2007-1-26 09:53 发表
实际上,倍频电路的输出信号的脉宽应该是,Tc2q+Tnot+Tnxor吧,在实际一个用中,可以通过调整这个延迟来获得不同脉宽的波形吧



hi,windzjy 。 你是集成电路方向的吗?
在fpga里 Tc2q Tnot 和 Txor 是不能调整的。不过可以在not的的后面多插上几级lut来获得延迟。

在ic设计里能调整这几个参数吗?

附上倍频电路的 波形分析图。我的分析结果和你的想法是一致的。
222.jpg
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发表于 2007-1-26 12:45:31 | 显示全部楼层
fpga内部当然是不能调整的了,但是在ASIC中应该是可以的吧,或者通过不同的库,或者是不同的级数,也不一定只是一个反相器,我没有做过,但是认为总是可以改变这条路径上的延迟来改变输出的脉宽。
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