两个剧牛的数字电路——异步时钟切换和倍频

110lbz

这个要研究一下的

Quasar

多多学习啊

o2real

好，支持啊

ddxx

看看我的异步时钟切换逻辑
module DCS ( nrst, clk, sel, dclk );
input    nrst;
input [ 3 : 0 ] clk;
input [ 1 : 0 ] sel;
output    dclk;

reg  [ 3 : 0 ] ena;
always @ ( negedge clk [ 0 ] or negedge nrst )
if ( ~ nrst )
  ena [ 0 ] <= 0;
else
  casex ( sel )
   0  : ena [ 0 ] <= ~ ( ena [ 1 ] | ena [ 2 ] | ena [ 3 ] );
   default : ena [ 0 ] <= 0;
  endcase
  
always @ ( negedge clk [ 1 ] or negedge nrst )
if ( ~ nrst )
  ena [ 1 ] <= 0;
else
  casex ( sel )
   1  : ena [ 1 ] <= ~ ( ena [ 0 ] | ena [ 2 ] | ena [ 3 ] );
   default : ena [ 1 ] <= 0;
  endcase
always @ ( negedge clk [ 2 ] or negedge nrst )
if ( ~ nrst )
  ena [ 2 ] <= 0;
else
  casex ( sel )
   2  : ena [ 2 ] <= ~ ( ena [ 0 ] | ena [ 1 ] | ena [ 3 ] );
   default : ena [ 2 ] <= 0;
  endcase
always @ ( negedge clk [ 3 ] or negedge nrst )
if ( ~ nrst )
  ena [ 3 ] <= 0;
else
  casex ( sel )
   3  : ena [ 3 ] <= ~ ( ena [ 0 ] | ena [ 1 ] | ena [ 2 ] );
   default : ena [ 3 ] <= 0;
  endcase
assign dclk =| ( clk & ena );
endmodule

wice3

原帖由 ddxx 于 2007-4-5 16:34 发表
看看我的异步时钟切换逻辑
module DCS ( nrst, clk, sel, dclk );
input    nrst;
input  clk;
input  sel;
output    dclk;

reg   ena;
always @ ( negedge clk  or negedge nrst )
if ( ~  ...

有毛刺咯，功能也不大对
这个是仿真结果。。。。

[ 本帖最后由 wice3 于 2007-4-5 21:55 编辑 ]

will0100

好，研究一下

ad1122

下来研究一下

shebi

好好研究研究

dzlyl

长见识了,谢谢!

46664

thanks a  lot  

有长见识  牛人满天下