两个剧牛的数字电路——异步时钟切换和倍频

tspen · 发表于 2007-8-20 12:27:59

下来看看好了

kindshare · 发表于 2007-8-20 23:12:54

谢谢领教了

qzhaing · 发表于 2007-8-21 09:01:57

我真想说句厉害,并且负责任任

tezhong · 发表于 2007-9-23 09:59:14

谢谢大牛的讨论，学习中！

alyssa · 发表于 2007-11-24 17:45:29

真是好久没来了啊

zgm831 · 发表于 2007-11-24 18:30:17

牛!倍频很难做
不知时序仿真的结果如何

fishwu2000 · 发表于 2007-12-9 00:04:13

下载不了啊！！！

spring1860 · 发表于 2007-12-10 13:12:19

lesson learning..

lionlee · 发表于 2008-1-1 19:01:02

原帖由 ddxx 于 2007-4-5 16:34 发表

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看看我的异步时钟切换逻辑
module DCS ( nrst, clk, sel, dclk );
input nrst;
input [ 3 : 0 ] clk;
input [ 1 : 0 ] sel;
output dclk;

reg [ 3 : 0 ] ena;
always @ ( negedge clk [ 0 ] ...

这个设计可能不行，能否综合实现都是问题。

lionlee · 发表于 2008-1-1 19:04:16

原帖由 wice3 于 2007-5-14 21:32 发表

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这两个电路是可以运用在xilinx的fpga里的
这两个电路就是选自 xilinx 工程师给出的设计技巧材料

NOD, 应该是可以的，
我用2nd方法做过环形振荡器，
配合PlanAhead，高频下的时钟工作正常。

[原创] 两个剧牛的数字电路——异步时钟切换和倍频

我晕

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