如何提高Verilog的设计水平？

free-arm

verilog设计水平如何提高，我来发表一下我的看法。先不谈Verilog设计，就讲其他技巧性的活动，比如钢琴、英语、开车、滑板等等。我忽然发现，这些技巧性要求高的活动，都要求对简单的操作有一种灵敏性。比如谈钢琴吧，你得整天练习到每个指头比打字还要灵活。我们平常人的中指和无名指不能区别活动，在弹钢琴中几乎是无法容忍的。
  以我们的打字而论，你刚练习输入时，如果你老是想一想，看一看键盘才敲一个字符，那么你一定写不出好的文章，因为这些简单的操作耗费了你大量的时间。你学习英语的时候，如果你哪怕是化了很短的时间想了想一下某个句子的语法，那么你的表达肯定不流畅。
  所以，要想提高Verilog的设计水平，至少要做到简单的事情要想都不要想，自然而然的流畅生发出来。也就是说：无意识的简单动作越多，那么你的脑袋才有更多的精力去规划有意思的精神活动。
  记得刚学英语的时候，学了一个to...to...的表达方法，就很好奇的说it is to big to carry啥的。这些简单的英语表达方法多了，你组织句子的时候，自然而然就用起来了。而且这种小技巧越多，你表达的水平也丰富。
  对于Verilog也非常简单，你的这些小技巧越多，那么你表达水平也就越丰富。

brickisku

it is too big to carry

418478935

感觉Verilog只是个语言 工具
最主要的还是要知道自己要干什么 怎么干
最后才是语言

PS ：新手，说错了尽情拍

free-arm

回复 3# 418478935

Verilog是如同英语一样的工具，我们用英语是表达自己，让对方明白我们的意思，Verilog这种语言工具，则是向综合器表明我们需要什么样的电路。因此，纯熟的使用Verilog的方法，如同英语一样。

ntzwq

规则的理解和掌握，有助于提高代码的质量。可以借助于HDL Designer 中的designchecker，帮助检查。

free-arm

回复 5# ntzwq

你说的是语法检查，正如符合语法的说话并不是好说辞一样，还得有节奏、技巧这些，以综合器为服务导向的设计精神等等。

ntzwq

回复 6# free-arm


    不知你是否看过designchecker，designchecker中检查的不仅仅是语法。语法在编辑阶段就已经做过检查了，HDL Designer 是一边输入一边就做语法检查的。

lxing_1988

个人觉得verilog是一门硬件描述语言，虽然有人觉得他的语法上类似C语言，但是实质上却和C有着根本的区别。要学好verilog首先要弄清数字逻辑基础，正如楼主的书中写的一样，做到“心中有电路，手中写代码”，在敲代码之前一定要规划好自己的电路，定义好每个信号的功能是什么。另外，在写代码的时候要考虑到硬件，比如你描述的是一个组合逻辑，还是时序逻辑，何时用阻塞赋值，何时用非阻塞赋值，以避免仿真结果和综合结果不一致的情况。 再者 ，就是代码规范，可以多看看前辈的写的代码，吸取精华，个人觉得，在满足设计要求的基础上，越容易让别人看得懂，看着舒服的代码，就是好的代码～～ 当然啦，技术活嘛，都是练出来的，练多了，自然下笔有神啦～  但是，归根结底，大家还是要热爱数字IC，热爱verilog，因为这样会有一种无形的力量，推动我们往更深，更高的境界前进～～～～～～～～～～～～

jameszhan

是，电路结构才是关键的，语言只是实现电路的一个工具而已，经验只有站在前人的肩膀上才能不断积累，而非坐在电脑前就能自动领悟到全部的技巧。LZ的开篇有一些标题党的嫌疑，看似讲了很多，实质什么也没有讲。分享实质性的代码或技巧才能帮助大家提高设计水平和能力。

free-arm

回复 9# jameszhan


    嗯，这是务虚的话题，开放式的讨论。

   不过我认为各位有些矮化了Verilog语言表达的技巧了。好比大家的主题意思是对的，但是怎么说让听众接收就是一个技巧活了。不能说我只有好的想法就万事大吉了，要表达的舒服，能够综合出最小最好的电路，就需要一些Verilog语言表达的技巧了。