如何提高Verilog的设计水平？

caijiangzheng

谢谢了  受教了 希望以后能越来越熟练

zylin614

完全認同"心中有電路，手中寫代碼"。
    工作數年，verilog如其名硬體描述語言只是一種將心中電路描述出來的語言。
    因此，在討論提高verillog設計水平之前，我認為應該思考如何提高電路架構設計水平。
    最基本的就是pipeline、parallel、retiming、folding、unfolding和systolic array等等的設計方法和設計考量，
    以及如何在performance和area之間trade off。

diaooer

有点道理

小小舟

支持楼主 呵呵

scion

工作這些年,Verilog 對我而言是一個比電路圖輸入方式讓我更能掌握設計複雜度
的工具, 但設計電路時的確是需要腦中有電路及架構,然而用的只是Verilog 中可
進行Logic Synthesis 的語法子集, simulation 時當然就沒此限制 . EDA Tool
這些年雖有進步, 但設計者還是要多了解 Verilog Coding style 對最終電路的
影響, 才能最優化 , 並不適合完全都丟給 Tool .

david_aaa

say is alwasys easy than write.

yp19890718

以前对Verilog不熟悉的时候,用起来就感觉是在写C语言,
现在用起来感觉就是在映射电路.越来越有意思.

ichill

泛泛而谈

陈峰mbsky

so hard

gechuanzhi2006

to make a judgement of a quality of verilog code, i think, the quality of a circuit which descriped by the code is a critical. How to descripe it is a question of formation,which is not
a central question. Therefore ,we should focus on circuits design ,not its description tools.