如何提高Verilog的设计水平？

free-arm · 发表于 2012-4-24 10:16:18

回复 8# lxing_1988

代码让人读着舒服是一个方面，这体现着“美”的一面；但代码让综合器轻易的综合出高效的电路，也就是让综合器读着舒服的事，就体现出“真”的一面。有时候，必须在“美”和“善”之间做出取舍。就好比我们读古文，因为我们没有古文的基础，觉得古文拗口难懂，于是觉得不美了，但是正是由于它的简练浓缩，才有保存千年的可能，我们不能因为不能一时弄懂它，就忽略它保存千年的价值。

初学者一定认为“美”就是“善”，但是“真”却是最大的“善”，也是最大的“美”。

vongy · 发表于 2012-4-24 10:40:24

综合出来面积小，功耗小，工作稳定的电路就是好代码，其它部分可以在设计文档中详细说明，不能为了单纯的可读性把电路设计当成C语言来写。个人见解。

jameszhan · 发表于 2012-4-24 12:16:37

话题是比较的务虚，不同的代码表达方式综合出的结果是有一些差异，但这些技巧可能随着不同工具的优化方式不同也有所不同，所以实际中作用很有限，特别是在一些高水准的综合工具中作用会越来越小，只有良好的电路设计和充分优化的逻辑才是最后的王道。就象我们写C 编程，如果只是偏面地依靠技巧和C编译器的优化，那一定不能得到一个好的程序，只有恰当的流程加一个合理的编码，才能得到好的程序。Verilog是一种很自然的语言，相对VHDL很自然，熟了自然生巧，但积累前人经验更为重要，如果只是个人的一些经验积累很有限。

zhule · 发表于 2012-4-29 18:48:55

好东西

mpoix · 发表于 2012-4-30 20:38:12

多练习，多思考
语言方面的东西应该好过关

benny46 · 发表于 2012-5-4 09:59:25

还是电路最重要，比如我计划花一个月在逻辑设计上，那我前三个星期都会花在电路规划设计上，基本就是做草图，有时候甚至会小到一个门也会画出来（PS:别鄙视，已经养成习惯了），最后花一周时间写代码。至于可读性，你说verilog和C语言能比吗？C语言更加自然，所以可读性好。但是verilog与C知识形似而非神似啊，没什么可比性。所谓可读性好，那都是跟公司规定的代码风格有关，如果风格标准不一样，那可读性就差了呗。楼主说的技巧，养成后可能自己适用，但如果你是风格的制定者，那又是另外一回事了。

nirvana_xun · 发表于 2012-5-4 11:35:20

发散思维，不错啊，多感悟一些就有机会提高

pontiff · 发表于 2012-5-8 16:23:04

今天Verilog，VHDL，可能明天就是C了。
不过设计思想和方法没有本质的改变。
一个是术，另一个是道。学什么没什么讲究，学得好都是件好事。

jm2000 · 发表于 2012-5-24 10:11:19

回复 16# benny46

精辟，像大家学习

glm525 · 发表于 2012-6-3 19:58:03

受益了！

[原创] 如何提高Verilog的设计水平？

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