Verilog中Event的使用

dingowjt

module hardreg_top(qout);
        output[3:0] qout;
       
        reg        clock,clearb;
        reg[3:0]        data;

        event end_first_pass;              ---------------》28行
       
        `define         stim #10 data=4'b
       
        hardreg reg_4bit(data,clcok,clearb,qout);   //调用另个模块。
       
        initial
                begin
                clock = 0;
                clearb = 1;
                end
               
        always        #50        clock =~ clock;
        always@(end_first_pass)
                clearb = ~clearb;
        always@(posedge clock)
                $display("at time %0d clearb= %0b qout = %d qout=%d",$time,clearb,data,qout);
       
       
        initial
        begin
                repeat(2)       
                begin                       
                        data = 4'b0000;
                        `stim 0001;
                        `stim 0010;
                        `stim 0011;
                        `stim 0100;
                        `stim 0101;
                        `stim 0110;
                        `stim 0111;
                        `stim 1000;
                        `stim 1001;
                        `stim 1010;
                        `stim 1011;
                        `stim 1100;
                        `stim 1101;
                        `stim 1110;
                        `stim 1111;
                end               
           ->end_first_pass;            -------------》74行
               
                $finish;
        end
        endmodule

在用xilinx编译时候，出现以下错误：
ERROR:Xst:850 - "Hardreg4.v" line 28: Unsupported Event Statement.
ERROR:Xst:850 - "Hardreg4.v" line 74: Unsupported Event.
好像我也是在规定的区域里定义的，难道是xilinx不支持？
请达人指教~ 先谢谢了~

jackiexiuyi

我在modelsim里面跑了下，没什么问题

dingowjt

啊，我没在modlesim跑过~ 我试试，谢谢~

dingowjt

原帖由 jackiexiuyi 于 2009-3-25 15:26 发表

                               
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我在modelsim里面跑了下，没什么问题

谢谢，我试试~

chihom

its not sythesis code.thats why u can not run in FPGA. Its simulation code for testbench.

chiguoquan

晕，这个东西是用来验证用的，不是用来综合的。

broodchris

這種code是 behavier code，主要拿來驗證用
所以modelsim可以跑是很合理的
不過要放到xillix的fpga上面的code，必須是RTL code
像event initial $display $finish這種都不應該也不允許出現在可合成的code裏面
多看一些可合成的code，你會發現那些code的寫法都很制式的
絕不像behavier code那麼自由的，想用啥就用啥

dly3tf83

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icfans3

顶一下~

wangjunweiair

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