Verilog中Event的使用

xinu2009

人家楼主问的是event 都说不可compile 为何没有人解释下event用法呢
鄙人在密切关注

yangtongxin

event是不可以综合的 用来仿真

yaoyaobluefox

我想知道event怎麼用

harejavahill

Triggered


The "triggered" event property evaluates to true if the given event has been triggered in the current time-step and false otherwise. If event_identifier is null, then the triggered event property evaluates to false. Using this mechanism, an event trigger shall unblock the waiting process whether the wait executes before or at the same simulation time as the trigger operation.

In the following example, event "e" is triggered at time 20,40,60,80 . So the Value of "e.triggered" should be TRUE at time 20,40,60,80 and FALSE at rest of the time.


EXAMPLE:
   module main;
      event e;
      
      initial
         repeat(4)
            begin
            #20;
            ->e ;
            $display(" e is triggered at %t ",$time);
            end
      
      initial
        #100 $finish;
      
      always
      begin
         #10;
         if(e.triggered)
            $display(" e is TRUE at %t",$time);
         else
            $display(" e is FALSE at %t",$time);
      end
      
   endmodule

RESULT

e is FALSE at                   10
e is triggered at                   20
e is TRUE at                   20
e is FALSE at                   30
e is triggered at                   40
e is TRUE at                   40
e is FALSE at                   50
e is triggered at                   60
e is TRUE at                   60
e is FALSE at                   70
e is triggered at                   80
e is TRUE at                   80
e is FALSE at                   90

luminate

24楼好人，看来event不是触发上去就掉不下来了。完美的解决了我的问题，回去从新查BUG。