无输入参考时钟情况下，pll是否有频率信号输出

frankaurora

回复 6# JohnHilo


   

PFD

图片是PFD的电路图，如果复位正常，UP和DN均为0，代表后面CP模块的上下current source/sink均关闭，那么CP输出即VCO控制电压就不会爬升到电源电压，VCO也就不会振荡。现在怀疑是复位不正常，使得UP为1，DN为0，这样VCO控制电压充到电源电压使得VCO起振，FBCLK虽然有VCO输出的分频信号进来，但是改变不了UP和DN的状态。

所以我的理解是在无参考输入时，如果内部没有特别设计让VCO可以free run，比如我这个电路，VCO是不会振荡的，直到参考输入进来才会频率由低到高逐渐跟随锁定。

frankaurora

回复 7# 1261015620


    1、仿真中，当VCO控制电压为0时，VCO的确有振荡，但是频率值很小，VCO中差分放大器的尾电流就只有几nA，这种结果不可信吧。
    2、“无参考时钟输入的情况下，无输出，当提供参考时钟后也无输出”，我同意大家说的VCO没有起振，而且倾向于VCO电压到达电源电压这个数值时VCO没有满足起振的条件，但是我后仿各种PVT并没有发现不起振的情况，请问4级全差分放大器的单级增益指标要做到多少才能起振？大于square root(2)吗？

JohnHilo

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图片是PFD的电路图，如果复位正常，UP和DN均为0，代表后面CP模块的上下curre ...
frankaurora 发表于 2016-9-20 20:44

                               
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VCO没有输入也是会振荡的啊，你用的什么机理来调频的？

frankaurora

回复 13# JohnHilo


    4级全差分放大器组成的ring osc，放大器的tail current=镜像系数*IREF，IREF=vco控制电压/电阻

rong00i8

回复 1# frankaurora

无参考时钟，有没有做gating，是拉到固定 的0还是可能被couple一个 clockPLL输出是 精准的 还是 在变化，看一下 phase noise是锁定的还是 free runing

JohnHilo

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    4级全差分放大器组成的ring osc，放大器的tail current=镜像系数*IREF，IREF=vco ...
frankaurora 发表于 2016-9-21 11:10

                               
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   我大概知道你电路结构了，你应该把尾电流源电路贴出来，这样才能理解你说的为什么控制电压是0的时候会有振荡输出。回到问题，你没有输出的片子应该是本身电路设计存在缺陷，无法起振，不论你输入是有还是没有。具体原因就就需要实际分析了，起振条件很好满足，应该是其他原因，比如某个电容击穿了。。。能说下你现在没有输出的片子大致的比例么？

frankaurora

回复 16# JohnHilo

设计目标：参考输入时钟24MHz，输出480MHz；
测试方法：480MHz信号经过计数器40分频后，连接到数字IO，测试时确认该IO管脚有12MHz的输出时钟信号，后面说的pll无输出都是指该IO无输出
测试结果：有部分芯片多次上下电会有概率性的pll无输出

这几天的测试结果：
1、之前说的的参考时钟输入有点简化，实际上是芯片内部的xtal电路的输出作为pll的参考输入，而xtal模块的xin和xout外接24MHz无源晶振(典型应用)
之前提到无输入参考时钟，是指将xin与无源晶振的管脚断开，这时发现pll有比较稳定的频率输出，但后来发现这种连接方式很容易让xin耦合到板子的噪声，
经过放大后还是会传到pll的参考输入端；所以直接将xin接地就没有这种稳定的频率输出了，现在的pll输出表现形式是大约70%的芯片仍然有状态翻转，但是不是固定频率，很随机，另外30%的芯片表现为状态固定。
问题：
基于我之前的VCO电路描述，这种输出正常吗？这种条件下的仿真结果是有固定KHz的频率输出，但是VCO的工作电流只有nA级，我不确定仿真的真实性。

2、测试pll的锁定范围，确认范围是1~40MHz，当输入参考时钟的频率超过40MHz后会失锁，用探针扎在预留的vco控制电压的probe pad上，发现电压基本接近模块的电源电压，虽然探针引入200p左右的电容，但感觉结果还是可信的；
上面提到的失锁，芯片有2种表现形式：一种是失锁后仍然有频率输出，减低输入参考时钟的频率到40MHz以下时，芯片会继续锁定；另一种则是失锁后无频率输出，即使参考时钟回到锁定范围内，仍然无输出，这时模块的电源电流接近16MHz输入时的数值，初步判断vco停振，vco控制电压爬到电源电压；
问题：
当超过锁定范围后vco会停振，这可能是什么原因？

3、去掉无源晶振，改用外接时钟到xin管脚，在芯片没有上电时就先输入时钟，发现这种方法可以最全面的筛选出失效芯片，具体表现是失效芯片无时钟输出，好芯片则锁定。
问题：
下面的分析是否合理：上述测试方法则是感觉有点类似让vco从高向低这种方式启动，那些在vco控制电压为电源电压时不能起振的芯片会被筛选出来；
而之前问的"无参考时钟输入的情况下无输出，当提供参考时钟后也无输出的原因"，应该是某种原因在上电期间使得vco控制电压爬升到了电源电压，已经不起振，再输入时钟也是要将vco控制电压往大了调，更不可能起振。

JohnHilo

回复 17# frankaurora


   第一个问题，仿真有kHz的输出，此时尾电流管应该工作在亚阈值区，符合nA级的电流，反向级gm下降，但还满足震荡条件时，是有可能振荡的；第二和第三应该算同一个问题，就是说部分芯片在失锁后失效，我想问下当失效后，下次重新上电，输入在锁定范围内，该芯片还能重新锁定不？还是说该芯片就废掉了？

frankaurora

回复 18# JohnHilo

谢谢及时回复。
第3个问题筛选出来失效的芯片，如果重新上电后，再输入时钟，芯片还是可以锁定的，芯片没有坏掉，感觉不是电气上的损坏。

JohnHilo

回复  JohnHilo

谢谢及时回复。
第3个问题筛选出来失效的芯片，如果重新上电后，再输入时钟，芯片还是 ...
frankaurora 发表于 2016-9-28 10:10

                               
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   停振的原因有可能是尾电流管栅极电压太高，从而MOS管上漏端电压变得很大（Vs-Vth），加上此时反向器NMOS的体效应，阈值电压升高，有可能使得反向器输入电源电压也无法导通NMOS的情况