Dc综合各种warning截图，求助

petrel87

后仿（不带sdf）不通啊，波形里面出现了不应该有的x态。求助大家帮忙看看是哪些warning引起的。截图如下：
第一种：

第二种警告

第二：

第三种警告

这是第四张

第五。。

这是第六

第七

第八

第九

第十。。。

petrel87

简直各种警告的大全集。。。每种都有好几十，最多的一百多，不知道是哪个导致后仿的x态的

杰克淡定

DC的warning不是需要全部清掉的，你的第一第二种显然不用管。第八种，报错了，必须清掉，有unresolved  references，查看你的link报告。link报告为“1”是DC正确的最基本条件。

petrel87

回复 3# 杰克淡定


   大神。什么是link报告啊。

杰克淡定

回复 4# petrel87

你先把第八种错误清掉再说，查看log文件也可以。在读进RTL设计后，link步骤生成的report必须正确。

qinlongdwtdx

muti-driven lint-38 必须fix. 有这种问题，DC 应该直接退出！而且你这个FM肯定fail.

petrel87

回复 6# qinlongdwtdx


   大神，恳请详细批示！因为我确实不懂。  dc综合好像过了。。。出来网表了，也不知道咋回事。
现在是后仿有x态

杰克淡定

回复 7# petrel87


   并不是说DC综合出网表了就意味着DC的结果是正确的啊，你还要去看DC的report确认有没有问题，以及楼上说的，formality保证。

petrel87

回复 5# 杰克淡定


   大神，log里面没报错啊。我也很急切想解决这个警告，现在我不知道这个
Design 'TOP1553' has '1' unresolved references. For more detailed information, use the "link" command. (UID-34
到底是咋回事，Link命令我都不会用啊。。。，对了.synopsys.setup里面设置了link库，不知道脚本里面怎么用link命令。
求助大神啊。link命令加到哪一行？什么形式
#@ #####################################
#@ # Current Design: TOP1553
#@
#@ # Load up design files
#@ # uncomment one of the following
#@ #analyze -format verilog TOP1553.v
#@ analyze -format vhdl {if1553.vhd sysreg.vhd fifo.vhd transmitter.vhd rt1553.vhd receiver.vhd  encode10m.vhd encode.vhd  dpram.vhd  decode10m.vhd decode.vhd  TOP1553.vhd}
#@
#@ # Tell dc_shell the name of the top level module
#@ elaborate TOP1553
#@
#@ # set a clock
#@ create_clock {ext_clk clk}
#@
#@
#@ # Check for warnings/errors
#@ check_design -multiple_designs
#@
#@ # ungroup everything
#@ ungroup -flatten -all
#@
#@
#@
#@ # flatten it all, this forces all the hierarchy to be flattened out
#@ set_flatten true -effort high
#@ uniquify
#@
#@ # compile the design
#@ compile_ultra -area_high_effort_script
#@ #compile_ultra -timing_high_effort_script
#@ #compile_ultra
#@
#@
#@
#@ # Now that the compile is complete report on the results
#@ report_area
#@ report_timing
#@ report_power
#@
#@
#@ write_sdf top1553delay.sdf
#@ ############################### begin: renaming section
#@ # remove the following renaming section when not needed
#@ # define the name rules for rename
#@ define_name_rules verilog -remove_port_bus
#@ define_name_rules verilog -remove_internal_net_bus
#@
#@ # name rule for nets
#@ define_name_rules verilog -type net -allowed "a-z A-Z 0-9 " -first_restricted "0-9 N" #-replacement_char "_" -prefix "n"
#@
#@ # name rule for cells
#@ define_name_rules verilog -type cell -allowed "a-z A-Z 0-9 " -first_restricted "0-9" #-replacement_char "_" -prefix "u"
#@
#@ # name rule for ports
#@ define_name_rules verilog -type port -allowed "a-z A-Z 0-9 " -first_restricted "0-9" #-replacement_char "_" -prefix "p"
#@
#@ # change names of variables
#@ change_names -rule verilog -hierarchy
#@
#@ ################################ end: renaming section
#@
#@ # Write out the design
#@ write -f verilog TOP1553 -output TOP1553_syn.v
#@
#@ remove_design -all
#@
#@ exit

杰克淡定

elaborate TOP1553后加link
Design 'TOP1553' has '1' unresolved references，这个必须清掉，你是不是有一个模块文件没有添加到你vhdl的文件列表里？