FPGA时钟输出问题

勤劳的小男人 · 发表于 2016-4-18 16:28:38

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使用artix-7芯片输出125M的时钟信号，高电平可以达到3.3V，但是输出的低电平始终下拉不到零。这到底是为什么？？？希望有懂的人给我分析一下！！！！

harry_hust · 发表于 2016-4-19 09:16:03

回复 1# 勤劳的小男人

测试端是否共地？
FPGA的GND是否共地？

勤劳的小男人 · 发表于 2016-4-19 09:50:15

回复 2# harry_hust

全部共地了

[求助] FPGA时钟输出问题