generate clock balance 问题

ershier86 · 发表于 2015-8-24 20:02:46

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在看CTS student guide 时发现如下问题，请问红框内的话该怎么解释呢？

marsedes · 发表于 2015-8-25 11:09:09

你不在FFG的后面定义generated clk 时钟是不会穿过FFG的后面的时钟也也不会做balance了，还有你的在FFG的后面最好加一级buffer在buffer的后面去定义generated clk......要不然就把FFG上的时钟挤掉了.......

marsedes · 发表于 2015-8-25 11:15:57

看错了 ....... 你这个是两个时钟选择后的我们这边的处理就用最快的时钟去约束...不好意思一上来就理解错了.......

icfbicfb · 发表于 2015-8-25 11:16:58

对，其实写一个就行了，

ershier86 · 发表于 2015-8-25 12:45:43

本帖最后由 ershier86 于 2015-8-25 12:51 编辑

回复 3# marsedes

那UG上面说的这句命令 create_generated_clock -name div2_clkb -add \
-source [get_ports CLKB] -divide_by 2 [get_pins FFG/Q]
应该是不需要了吧？谢谢回复！

ershier86 · 发表于 2015-8-25 12:49:11

回复 4# icfbicfb

那UG上面说的这句命令 create_generated_clock -name div2_clkb -add \
-source [get_ports CLKB] -divide_by 2 [get_pins FFG/Q]
应该是不需要了吧？谢谢回复！

icfbicfb · 发表于 2015-8-25 17:23:14

也可以有，怎么说呢，都有，和没有都行， clkb

[讨论] generate clock balance 问题

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