Spartan6的DDR调试（完成）

xianrenwang · 发表于 2015-6-3 22:23:09

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本帖最后由 xianrenwang 于 2015-6-8 21:30 编辑

最近在做spartan6的ddr3开发，采用spartan6的XC6LX45T-3的FPGA，工具为ISE13.4，MIG的版本为3.91。
采用的DDR3芯片为MT41J256M16HA-125.仿真模型使用美光的ddr3模型。
使用coregen生成时，MIG无该DDR模型，所以采用自定义方式生成IP，挂上美光DDR3模型后仿真通过。
QQ图片20150603222334.png

下载到FPGA板上后，读出的数据全为0.由于Spartan6的ddr核是硬核，内部无法调试，只有用户端是可以通过chipscope看到的。核内的读fifo，写fifo，cmd fifo表现正常。就是数据全是0.很奇怪，不知该怎么下手。

下面是复位后，calib_done从新有效的chipscope抓图

无法判断板子好坏，使用硬IP也不知问题出在哪里，郁闷啊。

哪位朋友如果想一起交流可以通过qq：523621550 来交流。

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没办法，去xilinx网站碰碰运气
AR# 43520 MIG Spartan-6 MCB - Board Debug (including general, calibration, and data error debug)
应该不是校准的问题，查
AR# 43538 MIG Spartan-6 MCB - Debugging Data Errors

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找不到解决方法，去xilinx的论坛问问，结果真有回复。我把链接贴出来，有兴趣可以看看。
http://forums.xilinx.com/xlnx/board/crawl_message?board.id=MIG&message.id=8042
下一步按照所说的去试试。

谢谢ricky_luo 希望能解释下“读地址在读的过程中没有更新”的意思，我不太理解。

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还是毫无进展，修改了程序，让读写地址错开。

将地址读写地址错开

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http://bbs.21ic.com/icview-561186-1-1.html
这个帖子对我帮助很大，发现我的也是写数据时电平是对的1.5V，读数据电平比较低大概0.5V。现在问题比较明确就是为什么ddr3给出的电平比较低。
很遗憾的是，这个帖子的楼主最后没有说明是什么导致这个问题，最后是怎么解决的。
希望大家以后问题解决了，能说明一下，也许能帮助到别人。

http://bbs.eetop.cn/thread-486691-1-1.html
这个哥们遇到类似的问题，也不知道解决没。

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问题终于解决了，是FPGA的ZIO引脚，我错误的将这个ZIO通过0欧的电阻接地。
详细说明可见UG388的Memory Device Interface章，和UG416的P27.

感谢各位的帮助。