mig ddr问题

3011204070 · 发表于 2016-5-11 18:56:31

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最近在用mig的IP核，控制图片的读取，功能级仿真app_addr，app_en，app_wdf_wren，app_end等控制信号正常，app_rd_data_valid读出的数据正确，自己写的模块中控制图片读入和写出的状态转移正常。但是上板调试，用chipscope抓取的信号发现地址错乱，状态机存在卡死的情况。这种情况出现的原因可能是什么？求大神们指点。

runileking · 发表于 2016-5-11 19:54:15

降速试试。。

3011204070 · 发表于 2016-5-12 21:25:59

本帖最后由 3011204070 于 2016-5-12 21:27 编辑

回复 2# runileking
您好，您是说给mig的系统时钟sys_clk和clk_ref吗？这个不是不同的ddr指定的时钟频率吗？

runileking · 发表于 2016-5-13 18:41:18

ddr时钟频率有个适用范围，调低一点

3011204070 · 发表于 2016-5-16 12:36:45

回复 4# runileking
首先很感谢您的建议，但是我把速度降到我所用的ddr所允许的最低频率125MHZ，结果还是相同。

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