SDC issues

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记得sdc 里面的 set_false_path 不是都是成对出现的吗， 看见下面的sdc 却不是，不知道是什么原因，还望大虾们指点一下：set_false_path -from [get_clocks PCI_CLK]    -to [get_clocks SD_DDR_CLK]
set_false_path -from [get_clocks SYS_CLK]    -to [get_clocks SD_DDR_CLK]
set_false_path -from [get_clocks SYS_2x_CLK] -to [get_clocks SD_DDR_CLK]

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大神都去哪了？

sjtusonic

回复 1# 461159748


    你说的“成对”是指：
set_false_path -from Ａ　-to B
set_false_path -from B    -to A

吗？

这也不尽然吧？简单地比如当没有从B到A的path时，就设第一条就行。

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回复 3# sjtusonic

Thanks 斑竹的回复，除了你说的path 不存在的这种情况，不知道还有没有其他的情况?

461159748

回复 3# sjtusonic

多谢斑竹的回复， 感觉你说的欠妥啊，因为我觉得在design中，特别是clock 之间很多path本身都不存在的，但是在dedfault情况下，tool会分析所有clock组合之间的关系，而把这些clock之间设成false，可以阻止tool去分析，我上面说的问题，其实我认为并不会影响timing的结果，因为path 都不存在，分析也分析不出神马东东，关键问题是为什么从“SD_DDR_CLK” 到那三个clock之间为什么不设成false， “SD_DDR_CLK” 是个generate clock，我不知道是不是因为DC在综合的时候一些设置的原因。