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查看: 4481|回复: 8

[求助] PLL VerilogA 建模 与电路混仿

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发表于 2014-3-6 22:01:42 | 显示全部楼层 |阅读模式

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学渣我 先用VerilogA搭建了PLL环路中的各模块PFD,CP,Div,VCO,LPF用的是无源器件,并完成锁定,稳定性验证。 然后我用实际的门级PFD替换VerilogA建模的PFD,进行仿真,此时VCO的控制电压震荡了,没法锁定, PFD的 up和down和电荷泵的up和down信号是一致的。 PFD的逻辑输出和VerilogA的逻辑输出是一致的。大神们,求指导!!!
发表于 2014-3-7 12:17:33 | 显示全部楼层
CP的输出一样吗?挺奇怪的
发表于 2014-3-7 12:53:35 | 显示全部楼层
show us your vtune
 楼主| 发表于 2014-3-10 22:48:53 | 显示全部楼层
回复 3# rong00i8

Vtune为0.5V 电源电压vdd用的是1V
发表于 2017-3-16 21:00:11 | 显示全部楼层
你好,请问楼主在仿真pss和pnoise的时候,有没有遇到hidden state的问题啊?怎么解决的啊?现在仿真噪声的时候遇到难题,新人求指导
发表于 2018-1-25 16:04:47 | 显示全部楼层
你好,你的问题解决了吗
发表于 2019-6-14 11:12:18 | 显示全部楼层
同问……如何避免hidden state
发表于 2020-9-14 19:12:14 | 显示全部楼层
学习学习
发表于 2024-9-10 15:24:33 | 显示全部楼层
您好,PFD的VerilogAmode可以参考一下吗
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