请教，同一张wafer上不同dies的LDO输出差异很大，可能的原因？

hszgl

回复 51# zhifang


    亲，表激动。这个结构的bandgap进入全零稳态的几率比较小而已，运放电位拉的再低也会有一点电压，但输入端的offset比较大就有可能了。

hszgl

回复 48# lgy747


    测了几张wafer，有15%左右的LDO输出为零的情况。由于没有做bandgap的debug pad，不能确定是不是bandgap没有启动起来。但是bandgap里的op做的不好，offset可能会有比较大的情况，还是存在启动风险。

jiang_shuguo

很多启动问题仿真看不出来，也有很多启动问题仿真看的出来

rev2012

认为任何结构的bandgap都要加启动电路是一种教条主义。分析表明，这种结构在所有工艺角，-40到120度温度下都能自行启动！它只在运放offset很大的情况下才不能启动。实践是检验理论的唯一标准，因为这种结构启动最困难发生在低温，请hszgl 做一下低温实验，如果能起来，你放心好了

在一款量产芯片里面见过一模一样的bandgap，也是没加启动电路，电流偏置用电阻+二极管连接的NMOS实现的，不过加了chopper去消除offset，输入PMOS对管衬底接到源极消除衬底效应，和你说的很符合。可以考虑加启动电路过所有仿真，然后在顶层金属断开启动电路，做个option，保险起见。

xiaowanzi88

回复 53# hszgl


    15%的LDO没有输出电压，这很明显就是BG没有启动。你所认为的不需要加启动电路而工作的情况，那是因为有漏电流的存在而产生的自启动情况。如果你的输入电压很慢，达到几百ms级别以上，我估计LDO没有输出的情况更多。启动电路的设计是为了避免不同批次的slot的差异，促进良率的提高。量产批的良率低于80%，基本就要赔钱了。一个BG的启动都会造成良率15%的损失，那是非常恐怖的事情。加上ESD，EOS，out of spec的良率损失，一个工程批次，能够保证40%的良率，那就烧高香了。学术不等于工程！！！

jiang_shuguo

15%不可能都是基准，你bias怎么给的，电路什么结构。

vdslafe

回复 55# rev2012


    既然都做了启动电路，为什么不用上？还要断开？不理解。

hszgl

回复 56# xiaowanzi88


    如果是仅仅启动问题造成15%的损失那确实是很可怕的事情。不过这未必是bandgap的启动问题。这种结构op+pnp的结构，op是会正常启动的，如果offset不是特别大，就会有一定电流流过pnp，是比较还是容易启动的（当然我下一版还是会加启动电路）。
    这些Wafer上出现输出为0的芯片单独用直流电源加电测试，出现了一些有趣的现象：在一定电压以下（如22V），电路可以正常启动，但电压比较高的时候，直接加上就会输出为0；将电源电压降至0V再重新逐渐上升，又能正常启动。。。
     在使用测试机时，上电比较快，就启动不了。修改测试程序，将上电速度调低，测试正常(还需要再测几块芯片验证)。。。在我的BANDGAP 和 LDO之前还有预稳压，目前猜测是预稳压中控制限流管的bias存在启动失败的情况为主。
     这个算不算失效，还得重新定义一下。。。。

hszgl

回复 57# jiang_shuguo


    这些Wafer上出现输出为0的芯片单独用直流电源加电测试，出现了一些有趣的现象：在一定电压以下（如22V），电路可以正常启动，但电压比较高的时候，直接加上就会输出为0；将电源电压降至0V再重新逐渐上升，又能正常启动。。。
     在使用测试机时，上电比较快，就启动不了。修改测试程序，将上电速度调低，测试正常(还需要再测几块芯片验证)。。。在我的BANDGAP 和 LDO之前还有预稳压，目前猜测是预稳压中控制限流管的bias存在启动失败的情况为主。

vdslafe

回复 60# hszgl


    这种现象有点像是启动问题。上电太快有可能把电路锁在某个稳态