设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › ESD/EOS和latchup(芯片级) › ESD/EOS讨论区 › 这个ESD VDD CLAMP电路结构是否合适？

12 3 / 3 页下一页

发新帖

查看: 16208|回复: 26

[活动] 这个ESD VDD CLAMP电路结构是否合适？

发表于 2013-9-29 11:40:12 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 thefifaman 于 2013-9-29 11:41 编辑

最近在做ESD的VDD和GND之间的CLAMP电路，如下图所示，请问这样的仿真结构对不对？
反相器里面的NMOS和PMOS版图和工艺规则要不要画成和GGNMOS、GPMOS一样的版图结构，包括Poly和drain\source contact的距离等等。
还有仿真是电感取7.5uF是否合适？
ESD仿真电路.png

ESD仿真电路.png

仿真后发现，用三个反相器级联的结构时，VDD波形会有振荡，改为单个反相器之后，振荡消失，如下图所示.请问振荡是不是表示电路结构或者仿真结构设计的有问题？
ESD仿真电路_仿真结果3inv.png

ESD仿真电路_仿真结果3inv.png

上图是三级反相器级联的VDD仿真结果
ESD仿真电路_仿真结果1inv.png

ESD仿真电路_仿真结果1inv.png

上图是单级反相器的VDD仿真结果

contact, Source

相关帖子

回复

发表于 2013-9-29 14:22:49 | 显示全部楼层

震荡是反相器增加了反馈环路延迟引起的，一般用1级就好了

EETOP创芯人才网职位发布入口

回复支持反对

楼主| 发表于 2013-9-29 15:05:32 | 显示全部楼层

回复 2# kwankwaner

谢谢！请问pmos和nmos的版图工艺规则是按照普通的mos画法，还是按照ESD的mos管规则来画的？

回复支持反对

发表于 2013-9-29 15:47:00 | 显示全部楼层

回复 3# thefifaman
按照ESD规则

回复支持反对

发表于 2013-9-29 16:17:07 | 显示全部楼层

我记得电感应该是nH级别的，模拟真实Pad的bongding线电感

EETOP创芯人才网简历投递入口

回复支持反对

楼主| 发表于 2013-9-30 08:16:12 | 显示全部楼层

回复 5# xuriver2012

谢谢，我试试nH级。

EETOP创芯人才网职位发布入口

回复支持反对

楼主| 发表于 2013-9-30 08:17:17 | 显示全部楼层

回复 4# semico_ljj

谢谢！

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2013-10-5 17:11:33 | 显示全部楼层

INVERTER我想按照内部管子layout应该可以吧。
电感的话，看是什么模型了。hbm或者mm的RLC都不太一样。楼主可以查一下。
至于bonding wire上的电感，忽略吧。

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2013-10-16 23:23:14 | 显示全部楼层

RC参数设置在多少合理？
楼主这个RC设置，面积会不会太大？
感觉R可以大些。

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2013-10-17 10:16:05 | 显示全部楼层

回复 9# jerykot

是可以把 R增大同时减小C

回复支持反对

12 3 / 3 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-5 23:27 , Processed in 0.026905 second(s), 10 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表