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楼主: thefifaman

[活动] 这个ESD VDD CLAMP电路结构是否合适?

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发表于 2013-10-17 13:32:06 | 显示全部楼层
那几个反相器可以不画成ESD规则的
我看过tsmc给的类似的IO,后面放电的NMOS管甚至可以不用ESD rule,因为这种结构它就是希望从沟道放电且维持一个很小的导通电压,也不存在non-uniform 的问题,只要w够长不至于烧坏沟道表面就好
RC的选择可以尽量大,只要保证上电时放电管不导通就好
发表于 2013-10-17 20:54:31 | 显示全部楼层
為何不直接 使用 ggnmos 當 esd cell ?
另外 這 vcc clamp 應該沒有定電壓吧  只有一開始右邊nmos on
   有沒有做過 使用 zener diode  input esd
或是拿 bipolar E-B  reverse 反接的 5v clamp ESD cell .
就是 in > 5v 就 clamp 5v ,但是 如何耐住 esd 電壓 ?
发表于 2013-10-18 07:34:58 | 显示全部楼层



比较下楼主的结构和栅极加电阻到地的GGNMOS,目的都是在电压升高的瞬间使NMOS导通,楼主这种结构相对GGNMOS保护能力强,但速度慢。

而且电源的驱动能力较强,上电NMOS开通一小段时间可能也没问题
发表于 2013-10-31 00:24:59 | 显示全部楼层
学习学习
发表于 2014-4-22 11:22:18 | 显示全部楼层
Cadence能不能仿真ESD的保护电路,就是能把ESD的瞬态的电压电流和时间的关系以及他的IV特性给仿真出来
发表于 2014-6-27 05:26:30 | 显示全部楼层
电路本身没有问题 就是最基本的形式啊 震荡其实不用太关心 开始已经导通了 vdd上的电荷已经泄放掉了 在实际中可能根本就不会出现震荡 而仿真中vdd是一直有电压的 所以会出现
发表于 2015-12-2 11:21:05 | 显示全部楼层
奇数个反相器首尾相连就会出现振荡,负反馈作用吧
发表于 2017-4-6 10:48:28 | 显示全部楼层
请问楼主3级反相器的比例如何设计的,我看smic的IO三级反相器设计尺寸为:(第一级:Pmos/Nmos:100u/5u;第二级:10u/1u;第三级:10u/5u)但是为了推动后面的大NMOS管,不应该是逐级增大的么?
发表于 2017-4-24 17:00:48 | 显示全部楼层
回复 15# P31014036

你好,我看到你的提问,请问你有找到esd在cadence仿真方法吗? 如果有能给我发送一份吗? 谢谢
发表于 2018-10-30 14:32:19 | 显示全部楼层
回复 18# inicetime


   这个问题我也迷惑。求指教
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