求高手帮我看看这个结构在fpga里边有什么好的办法实现

yong19891101

算法可用下面的伪代码表示
u=0.7
for i=1:N
   temp=k(i)-u
   r(i)=round（temp）
   u=r(i)-temp
end
上面k(i)是输入信号 r(i)为输出信号，也可以用下面的结构表示，都是16位的定点数计算。

请问有什么好的办法实现？这里的意思就是 第一个数输入后，必须得到相应的u值（必须一一对应）才能输入下一数。
我觉得弄成逻辑的话，需要在一个时钟内完成两个减法和一个取整运算，这样是不是大大降低了时钟频率？？
我看到有个文献说它是延时四个时钟得到一个输出，我不明白它怎么做到的
麻烦会的大哥给我讲讲。。。

lwukang

伪代码是顺序执行，FPGA是并行的，你构造流水线，
第一周期做减法1，第二周期取整，第三周期减法2，第四周期又减法1，
这样，延时四个周期就可以有结果了。

gygyg

这种结构用流水线就可以，不过要先量化

zhuyujun

要先量化

jozzi

顶一个

yong19891101

回复 2# lwukang

还是不太明白啊，还得让大哥讲讲 谢谢

Input a

Output b

Reg u =0.7

always@(posedge clk)

c<=a-u;

always@(posedge clk)

d<=c取整

always@(posedge clk)

e<=c-d

前三个周期时这样吗？第四个周期怎么做啊？

yong19891101

回复 3# 卖女孩的小火柴
我不太懂 求大哥 讲讲详细一点 这里就是不能减错位  是一一对应的 就是100个输入 100个输出谢谢

yong19891101

回复 4# gygyg
不太懂哎 能不能帮我写个简单的伪代码 谢谢
看来我对流水线的理解还不够深

yong19891101

回复 5# zhuyujun


   量化我知道 就是 这个流水线 怎么实现 我还是不太明白能不能帮我讲讲 谢谢

lwukang

回复 7# yong19891101

always @(posedge clk or posedge rst) begin
    if(rst)begin
    end
    else begin
         c<=a-e;
         d<=c取整;
         c1<=c;
         c<=a-e;
    end
end

输出为d