求高手帮我看看这个结构在fpga里边有什么好的办法实现

gygyg · 发表于 2013-5-28 06:07:38

fpga里面不能取整的，要提前做好量化

yong19891101 · 发表于 2013-5-28 08:27:53

本帖最后由 yong19891101 于 2013-5-28 09:23 编辑

回复 11# lwukang

这里面第二个减法你好像没用啊，就是算e的那个减法，还有为什么第一个减法要用两次啊？？我问了一些人说反馈结构没法用流水线

yadog · 发表于 2013-5-28 11:33:06

写几行，给楼主抛个砖吧
part1:
temp <= k(i )- u;
temp_d1 <= temp;
temp_d2 <= temp_d1;
...
part2:
r(i) <= round(temp);
r(i)_d1 <= r(i);
...
part3:
u <= r(i)_dx - temp_dx;

x代表可以调整的时序,可以取合适周期的值即可

根据实际计算，仿真一下，对齐时序应该不是难事。。。

lwukang · 发表于 2013-5-28 13:04:22

回复 13# yong19891101
那个是敲错了，应该是求e的减法，另外反馈结果不能流水线好象是对组合logic而言，
将组合逻辑添加reg拆环路，就可以构成流水线了。
再另外看下了别人回复的，确实FPGA内不能直接取整，是要先量化。

yong19891101 · 发表于 2013-5-28 17:23:57

回复 14# yadog

我明白你的意思但是这也不是流水线吧输入的值必须先存起来三个周期更新一个值后面的计算都是一周期一次对不对？这样我产生输入的值实际上速度也减慢了比如我现在输入值产生的时钟是100M 但是后面计算部分的时钟实际上要300M 对吧？

yong19891101 · 发表于 2013-5-28 17:26:49

回复 15# lwukang

你的这个意思是不是我输入的值必须先存起来用一个计数器等到计数3次的时候才更新一个输入值这三个时钟让后面的计算成功产生u值这也不是流水线吧实际上我产生输入值的时钟降低了3倍对吧

ivor_kandy · 发表于 2013-5-29 21:50:44

版主的意思是正解哦

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