这样也算是锁存器吗？

guozheng

代码如下：（其中counter是5位的，从0到26循环计数；A0是一位的；

1.         always @(posedge clk or negedge rst)
   
2.                 if(!rst)
   
3.                         A0=0;
   
4.                 else if(counter==0)
   
5.                         A0=~A0;
   

复制代码

生成的RTL图如下：


可见，图片右上方的触发器中有一个使能端，即生成了锁存器；

如果把代码改为：

1.         always @(posedge clk or negedge rst)
   
2. if(!rst)
   
3. A0=0;
   
4. else if(counter==0)
   
5. A0=A0+1;
   

复制代码

那么RTL图如下：


可见上图中不存在使能端，即没有锁存器生成；
可以这样理解吗？
锁存器的标准与危害到底是什么？

加油99

不是锁存器

lwukang

回复 1# guozheng
RTL图所示的不是锁存器，
只是你这样的写法确实有可能产生锁存器，
一般如果有if，那么最后最好加上else，养成这样的习惯。
我一般理解为时序逻辑一般不会产生锁存器，
组合逻辑会产生锁存器，出现未考虑全面的条件时，就会产生。
比如，if或者case，没有写全所有的可能情况，
就会产生锁存器，所以最好加上else或者default。

everhappy

两个都不算锁存器.
你的if语句里面还有个隐含条件,如果counter!=0 ,那么应该是什么输出?保留原值?要保留原值那就必须有一个en信号了

arccosx

因为你有always@(posedge clk)，带了时钟端口的，不会生成锁存器

twftwf

这样写容易产生锁存器

tianguau

时序逻辑不会出现latch，只有组合逻辑里面才有可能。
latch有可能会造成仿真结果和实际上板结果不一致。

wat__fir

带使能端，不代表会得到latch，做下去试试就好了
另外，先把“=”改成“<=”

poiu_elab

哪只眼看到锁存器了？
那是带有使能端的DFF罢了

yadog

latch是活在组合逻辑的世界中的