verilog中if else和case语句有什么区别？

MohanGrace · 发表于 2013-4-26 13:45:07

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有次电面被问到的。。不知道怎么回答呃或者他们在综合的时候有什么区别吗？

qiudanyi1 · 发表于 2013-4-26 14:02:26

我认为if else当级数比较多的时候判断会比较慢，顺序一层一层往下判断，而case语句就不曾在这种问题，不知道我回答的对不对啊

yushuiyang1986 · 发表于 2013-4-26 14:45:12

串行和并行，以及优先级的问题

MohanGrace · 发表于 2013-4-26 14:47:41

回复 3# yushuiyang1986

麻烦能不能说的稍微详细一点呢？

Timme · 发表于 2013-4-26 15:11:07

case和if-else都是串行执行的,唯一的不同是case是可综合的四态对比.if-else要么是二态对比,要么是不可综合的四态对比.

HADIST · 发表于 2013-7-13 10:53:28

回复 5# Timme

能详细解释一下吗？我觉得是一样的啊，都是含有优先级的判断，综合出来的电路也是一样的吧？好像如果在case语句那添加//synopsys parallel_case 就不一样了？

落日余晖 · 发表于 2013-7-13 12:46:47

我认为是case语句做判断时是同时对所有的case情况同时做对比判断，是并行执行，而if else 是顺序执行先判断完if语句，在判断else语句。

HADIST · 发表于 2013-7-13 14:15:45

回复 7# 落日余晖

if else和case语句都是有优先级的！case语句也是先判断写才前面的情况是否满足，前面的满足了就直接跳出case了吧。

HADIST · 发表于 2013-7-13 15:23:38

回复 9# chen851112

都是串行的啊，都有优先级。

gygyg · 发表于 2013-7-13 16:12:20

case应该是并行的

[求助] verilog中if else和case语句有什么区别？