后端基本概念讨论专用贴

陈涛 · 发表于 2012-12-20 12:27:16

你提到的东西大多是后端里面比较边缘的，后端的核心是APR

一定好 · 发表于 2012-12-24 21:00:38

后端设计主要设计哪些内容？

onlykals · 发表于 2012-12-25 11:36:00

回复 134# 一定好

簡單說就是digital back-end

RTL -> Gds
或者
Gate-level netlist -> Gds

一般design house 後者比較多,
包括的話就是
floorplan -> placement -> cts -> timing closure -> physical verification

每一步有自己的know-how跟issue...
所以問題蠻多的, 後段蠻累的,

總結是要做也許是不難的,
作的好不好看你花多少心思...
一開始建議先全盤了解, 然後再專精一部分,
慢慢再把觸角伸到其他領域,觸類旁通吧!

後來也會有些apr走的比較cad...
DFT也是個有趣的議題...
我還太菜碰不到(攤手)

yuxueqiu123 · 发表于 2012-12-26 10:42:35

回复 8# damonzhao

版主您好！我是ICC初学者，我想向您提两个建议：
（1）对于初学者来说，最大的困难就是ICC里面那些基本概念搞不清楚，比如我刚学的时候，就有一些基本概念比如：via , pitch, space, notch, power strap, power ring(core ring), pad ring, power rai, wire track等等这些workshop上出现的，当时不怎么明吧，现在基本都知道了，所以我觉得版主如果能够开一个新帖，专门罗列这些基本概念，然后逐一解释，这样对于初学者（比如我）来说，能极大地帮助他们快速入门~~
（2）对于很多学习后端的朋友来说，可不可以针对特别是DRC或者LVS中的一些常见问题和错误开一个自问自答式的科普帖子，几位版主肯定对这方面有很多积累，能不能罗列这些问题及解决办法呢（并且可以不断补充）？这样很多朋友在出问题时就可以很方便的查阅解决方法~~
以上是我的个人想法，我是刚接触ICC不久，相信以后我肯定会遇到很多问题的，所以想向您提这两个建议，这样能更好更快的方便广大学习后端的朋友们，赠人玫瑰，手有余香~~我先谢谢版主了！！

半岁man · 发表于 2012-12-26 15:40:41

本帖最后由半岁man 于 2012-12-26 20:36 编辑

Astro用的tf文件和做DRC/LVS用的tf文件不是同一个吗？DRC用的tf内容大致知道，想请教下Astro导入的tf内容作用？

半岁man · 发表于 2012-12-26 15:54:03

本帖最后由半岁man 于 2012-12-27 12:17 编辑

有人和我说，CTS后的DRV中的cap，tran主要影响的是功耗，如果对功耗要求不高，出现violation可以不修（他是针对我的小设计）。不明白为什么，能扫盲下吗

onlykals · 发表于 2012-12-27 11:41:17

Astro用的tf文件和做DRC/LVS用的tf文件不是同一个吗？DRC用的tf内容大致知道，想请教下Astro导入的tf内容作 ...
半岁man 发表于 2012-12-26 15:40

登录/注册后可看大图

不同, DRC/LVS 的tf 是for physical verification的,會定義所有的layer,

Astro 用的tf 是 for place&route tool 用的,
基本上只定義與pr有關的layer info還有unit tile.

onlykals · 发表于 2012-12-27 11:46:56

有人和我说，CTS后的DRV中的cap，tran主要影响的是功耗，如果对功耗要求不好，出现violation可以不修（他是 ...
半岁man 发表于 2012-12-26 15:54

登录/注册后可看大图

cap 大 -> output load 大 -> trans 大在mos轉態的時間會比較長, 因此比較耗電, 另一方面來講的話, 就是容易受SI影響

不過我不清楚為什麼可以不修...
我覺得至少要修在.lib定義裡面的range

除非你們自己對design 有特別嚴苛的constraint不修那還ok
否則input tran / output load超過.lib range 算起來的cell delay其實誤差都不小的

半岁man · 发表于 2012-12-27 12:16:10

回复 139# onlykals

Astro用的tf是foundry直接给的吗？
是不是有了physcial verification用的tf后，也可以自己根据需要改成PR用的tf啊

半岁man · 发表于 2012-12-27 12:24:27

本帖最后由半岁man 于 2012-12-27 12:28 编辑

回复 140# onlykals

1）我可不可以这样理解，最后cap和trans影响的都是cell delay，而cell delay最终会对setup/hold timing影响？cap和trans的检查目的最终是为了满足setup timing
2）因为我的设计中clk是10MHz的，是不是由cap和trans violation造成的cell delay会增大，由于setup裕量很大，还是会满足，所以cap和trans violation可以忽略？

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