ADPLL设计

cyydx · 发表于 2012-11-12 16:35:32

回复 20# seu_novak

DSM应该是用数字流程
我现在正在设计TDC中的用来采样的触发器，我看R.B. STASZEWSKI采用的基于sense amplifier的触发器的metastability window相当小，几个ps的样子，可我用smic0.18的工艺怎么调整都是几十个ps，你们是怎么弄的啊？

211lili · 发表于 2012-11-20 14:36:30

R.B. STASZEWSKI所用的架构基本上是一种死路，早在几年前我还在读硕士时就已经认识到了，所以建议你尝试用别的ADPLL架构。
另外，0.18um你为什么要用ADPLL呢？当然，如果你是为了读博发PAPER那倒也可以。
不过，ms现在ISSCC上各种各样的ADPLL百花齐放，所以真要发一篇好的PAPER也很难。

cyydx · 发表于 2012-11-20 15:12:07

回复 22# 211lili

我倒不这么认为，最近的IEEE的文章中反而还是以这一种结构为主流
导师就想让我做一个ADPLL，不是我一定要做一个，而且数字化目前也是一个研究趋势

211lili · 发表于 2012-11-20 17:16:03

回复 1# cyydx

老师让做ADPLL，结构类似于R.B. STASZEWSKI提出的divider-less artichure，用counter对DCO输出信号CKV计数作为输出相位的整数部分，TDC测量参考信号FREF和相应CKV上升沿之间的时间差。TDC的测量结果需要用CKV的周期进行归一化，CKV的周期也可以通过TDC的输出来计算。很多论文说为了CKV周期计算值更准确，需要对多次计算结果，如128次，进行平均。（这个和AFC一样，你平均128次，相当于Reference Clock 降低128倍，你考虑过你的环路带宽的问题吗？如果不做平均，你计算过TDC要有多少ps的精度才能准确测量DCO的频率吗？）
但我不太明白这个平均怎么实现，时序是怎样的？是进行移动平均，就是说每次取最新的N个CKV周期值进行平均？还是别地什么方法？若进行移动平均，那最初的N个CKV周期还未给出一个正确的平均值，TDC又怎么进行归一化呢？（R.B架构中有些概念很恶心，传统的PLL里根本没有这些东西，按我以前学校老板的话说，这就是一个不懂PLL的人在做PLL，但提出了ADPLL这一概念还是值得赞赏的）
又：哪些关于sigma delta modulator的书较好啊？（sigma delta ，R.B 的架构里就一个一阶的，而且也只能用一阶的，你随便翻翻书半天就能理解）原来一直以为不会做RF的锁相环，都没怎么关注过LC oscillator。现在看LC oscillator经常需要SDM提高精度，得学习一下SDM。最好是能很快入手的，现在正用Matlab编程做系统级仿真，确定参数要

还有，用于DCO输出整数计算的COUNTER，输入频率2.4G，采样频率是参考时钟，这样的慢时钟采快时钟翻转信号，你考虑过如果采错的情况吗，这种情况的出现又会对整个系统造成什么样的影响？

R.B 我也和他交流过，他去荷兰前我们老板还请他来办了一场讲座，但得到的一些答复似是而非。
总体而言，要做ADPLL的话，你要先去理解传统的analog PLL, ISSCC上采用R.B架构的人虽然多，但又有几个能实用？

cyydx · 发表于 2012-11-20 17:37:55

平均这个问题我一直没有弄清楚，所以打算先不平均，我也见过论文不平均的，顶多就是phase noise略有影响，至于TDC的精度，这个可以根据所要求的in-band phase noise来估计，要是考虑对T的测量误差，预留一定余量就好
对于传统PLL里灭有的概念，为什么不能引入，按这种思想，锁相环这个东西的出现就很奇怪，因为原来没有这个概念。结果现在它的应用很广泛，如果只是在原来的框架下做调整而不愿跳出来，我觉得是难以有真正的突破性发展的，我还想着把这一结构改一改，加入这一结构里面都没有的东西，不知道有没有时间试一试
sigma-delta你了解的可能不多，一阶的能用，高阶的照样用，好几篇论文都是用高级的，一阶的我只见了一篇，当然若果一阶能够达到要求，用一阶的更简单，功耗更低，而且除了常用的MASH结构外，还有其他各种各样的数字sigma-delta调制器可以使用，还有许多消除limit cycle的方法，我也没仔细看
至于你提到的采样问题，建议你仔细研究一下R.B的书，里头讲述了基础的方法，还有许多论文里头进行了讨论，有篇论文甚至去掉了reference retiming
ISSCC上采用R.B架构的很多都有流片结果，R.B本身设计的几个ADPLL都商用了，最近还有采用这一架构的针对其他通信标准的设计，是R.B的学生做的
至于答复似是而非的问题，可能你们互相没理解清楚，我做本科设计以及和学长一起做CPPLL的时候，跟我现在的导师交流，所得到的答复也经常是似是而非的，最终还是自己解决的

cyydx · 发表于 2012-11-20 17:47:13

还有，对讲座不要抱太大希望，我导师说就他所了解的，讲座啊会议啊主要就是认识这个行业里的人，学术上的收获很少的，大家基本上是为了旅旅游、玩一玩...

211lili · 发表于 2012-11-21 14:22:52

OK，这个话题就此打住。其实我们两个的对话不在同一个水平层面上，我在六年以前就开始研究ADPLL，现在设计的各类ADPLL也早已商业量产，应用到多个产品中，并获得三项国内或国外的专利。而你只是一个连MATLAB系统级仿真都没搭好过的菜鸟。
前面的帖子，只是作为过来人给你指出几个问题的提醒，很多问题不是你光凭空想象或读几篇PAPER就可以理解的。
不过ADPLL是一个新的东西，也许的确是我的认知中对其理解的不全面，不管怎么说，光纸上谈兵是没用的，还是祝你早日能够真正在这方面取得一点有意义的成果。

zqlv · 发表于 2012-11-21 14:47:21

回复 27# 211lili

版主能讲讲你设计的3款商用ADPLL架构吗？

211lili · 发表于 2012-11-21 15:08:15

回复 28# zqlv

呵呵，这是商业机密，不方便在这里透露的。。
请谅解

cyydx · 发表于 2012-11-22 16:43:42

回复 27# 211lili

哦，生气了？不好意思，我可能无意冒犯到你了，真的是无心之失，只是想把自己的想法表现出来。平时和导师、同学讨论的时候就不太注意措辞什么的，这几天又有点事挺烦心的，请见谅！以后又不懂的地方还请指教！

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