跨时钟域，建立时间的问题

半岁man · 发表于 2012-10-23 12:00:55

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我从时钟域A输出一信号a_clk1,用时钟clk2打两拍后输入到时钟域B。在FPGA上综合，从后仿真波形来看，刚好这个a_clk1的跳变发生在clk2上升沿附近，出现了setup timing问题，导致X状态的出现。

我的疑问是：这种setup timing的问题难道不是在综合的时候就自动适应了要求吗？该如何解决啊

falloutmx · 发表于 2012-10-23 13:29:12

跨时钟域的是要自己控制的。

半岁man · 发表于 2012-10-23 14:38:29

回复 2# falloutmx

感谢回答

能说具体点吗。。。
前一个时钟域出来的的信号发生跳变，自己怎么控制第二个时钟采集它时，符合建立时间的要求呢？

orlye · 发表于 2012-10-23 20:50:12

跨时钟域处仿真时要设成不check timing。
综合时跨时钟域处要设成false_path。dc不会也不可能自动适应。

eetpo · 发表于 2012-10-23 22:46:01

综合的时候要设置false_path，后仿真的时候移除建立保持时间检查即可。

半岁man · 发表于 2012-10-23 22:56:22

本帖最后由半岁man 于 2012-10-23 23:09 编辑

回复 5# eetpo

我是用FPGA的ISE综合的，不是DC。没有做时序约束

很水的问一句：ISE我直接综合了，请问怎么设置啊

半岁man · 发表于 2012-10-23 22:57:20

本帖最后由半岁man 于 2012-10-23 23:09 编辑

回复 4# orlye

我是用FPGA的ISE综合的，不是DC。没有做时序约束

很水的问一句：ISE我直接综合了，请问怎么设置啊

PYGH · 发表于 2012-10-24 14:15:14

fpga也要设置的啊，难道你不设置能用

shxr · 发表于 2012-10-24 14:28:44

不是综合的问题，是仿真设置的问题
如果仿真要检查建立时间，肯定会产生x信号，这是正常的
你打两拍时，第一拍实际上是B时钟域的时钟去采A时钟域的数据，此时如果数据沿河时钟沿很近，仿真器会给出x值，但在实际电路中它要么是1要么是0，只有在第二拍的时候数据基本正确。你如果要仿真看到结果的话，就按5楼所说的，移除仿真器的时序检查

zhongjee · 发表于 2012-10-24 15:01:20

跨时钟域的setup/hold时间是需要由设计保证的

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