跨时钟域，建立时间的问题

diyangguang · 发表于 2014-4-23 11:25:54

回复 5# eetpo

这个为正解，赞同！

diyangguang · 发表于 2014-4-23 11:28:39

回复 15# 半岁man

两拍后亚稳态的概率大大降低，《数字设计原理与实践》第四版上有亚稳态发生时间的计算，可以参阅

sss08_leon · 发表于 2014-4-27 08:23:35

回复 22# diyangguang

那请问用低速时钟采高速时钟和高速时钟采低速时钟时会有不同吗？假设高速时钟驱动的信号是多周期不变的。

haitaox · 发表于 2014-4-27 09:54:05

回复 15# 半岁man

GOOGLE MTBF

diyangguang · 发表于 2014-4-28 19:02:11

跟频率高低没关系，只与是不是异步时钟有关系。

cgaa1 · 发表于 2014-4-29 09:19:19

对亚稳态，我的理解是，打两拍只是降低了亚稳态传递下去的概率，毕竟亚稳态的出现是器件上的问题，而且在电路上，一个微小的抖动就会让亚稳态跌回正常状态，打两拍只是让这个概率增加到可以忽略亚稳态的情况。

yucaoxilin · 发表于 2014-4-29 19:47:11

有一篇简洁的文章Crossing the abyss asynchronous signals in a synchronous world

wh1105 · 发表于 2014-4-29 22:06:29

The signal across the different clock domain that is the designer guarantee the signal can be sampled correctly.

wang09123 · 发表于 2014-4-30 10:10:00

请教一下，FPGA怎么做后仿？有布局布线后的网表吗

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