dft 插链问题，急急急

531472320 · 发表于 2012-9-26 22:20:01

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现在设计顶层有2个端口用作scan clock的输入，clka和clkb, clkb所带的触发器约为76000个，clka所带的触发器约为50000个，定义了35条扫描链，我要如何设置，使得扫描链上的寄存器的时钟，只能是clka或者是clkb中的一个，在任何一条扫描链，这两时钟不能有交互。

clkb经过内部逻辑产生 mclk nclk pclk,这3个时钟域（在内部create这3个clock)，clka经过内部逻辑产生很多个时钟域(create很多个时钟）.

先谢谢大牛们了
我设置了 set_scan_path chain1 -scan_master_clock clka ，产生的第一条链还是有clka和clkb的交互。不知道如何解决

yhang0 · 发表于 2012-9-27 10:06:28

是另外一个命令，设置扫描链的时钟属性的，不仅可以设置单时钟还是多时钟，还可以设置上下沿区分

531472320 · 发表于 2012-9-27 10:54:09

是另外一个命令，设置扫描链的时钟属性的，不仅可以设置单时钟还是多时钟，还可以设置上下沿区分
yhang0 发表于 2012-9-27 10:06

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是哪个？set_dft_signal还是其他的？设计中已经用了mix_clock的插链方式了

yhang0 · 发表于 2012-9-27 14:37:30

回复 3# 531472320

set_scan_configuration

531472320 · 发表于 2012-9-28 15:28:39

回复 531472320

set_scan_configuration
yhang0 发表于 2012-9-27 14:37

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set_scan_configuration中的哪个选项？
现在设计中必须采用mix_clocks的插链方式，插入latch，平衡扫描链
实在不知道怎么去搞

eeares · 发表于 2012-9-28 23:25:32

既然必须使用mix_clocks,为什么不能不允许同一根chain上多个时钟？理由是什么

QIn-23 · 发表于 2012-9-28 23:58:57

回复 1# 531472320

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531472320 · 发表于 2012-9-29 09:41:15

回复 6# eeares

我在帖子的中的描述，有2个scanclock,这2个scanclock是来自ATE的。
内部create mclk ,nclk,pclk这3个时钟的的scanclock是clkb
其它的时钟oclk ,xclk等等时钟的scanclock是clka
一条扫描链上，只要scanclock是同一个的寄存器都可以mix，这点我没有疑问
但是，要是一条链上有2个scanclock，shift的时候确实没有问题，这点我明白，因为工具会插latch，保证在shift的时候没有hold violation
但是在capture的时候呢？外部的2个scanclock的skew是无法确定的，比如：mclk有路径到oclk,capture的时候还能保证没有hold violatin吗？

eeares · 发表于 2012-9-29 10:39:50

capture是function path

回复 eeares

我在帖子的中的描述，有2个scanclock,这2个scanclock是来自ATE的。
内部create mclk ...
531472320 发表于 2012-9-29 09:41

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531472320 · 发表于 2012-9-29 22:41:34

回复 9# eeares

但是时钟是ATE的时钟，2个scanclock之间的skew无法保证

[讨论] dft 插链问题，急急急

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