dft 插链问题，急急急

supercainiao

这种情况我们一般是RTL设计的时候就做了MUX，模块会留一个test clock，测试模式时里面所有寄存器时钟都会切换成test clock
多个scan clock的时候，是在插链的时候划分了domain，不同的scan clock domain不会混插，这也是RTL设计时就划分好的

eeares

首先，你确定ATPG会产生cross-clock domain的pattern么？
其次，你不要混淆概念，你用的是OCC么？如果是，之需要保证不同test clock path 和 func clock path的common path部分，就能足够减小ocv到func mode的水平。如果不是occ，哪来的ATE clock？就是regular scan master clock,这种情况下和func mode就更没差别了。

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    但是时钟是ATE的时钟，2个scanclock之间的skew无法保证
531472320 发表于 2012-9-29 22:41

                               
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531472320

回复 12# eeares


    不是OCC，但是要是一条链上有2个ScanClock，在2个scan clock直接有路径存在，因为这2个测试时钟都是有外部机器直接产生的，我们能保证他们的沿对得很齐吗？要是不能保证的话，skew太大，不就不能保证hold time了吗？capture的时候不久完了吗

531472320

回复 12# eeares


   我不确定ATPG会不会产生cross-clock domain的pattern啊

531472320

回复 11# supercainiao


    设计中已经划分好了，脚本中我这样设置
set_scan_configuration -clock_mixing mix_clocks
这样才能平衡扫描链。
要是不这样设置的话，每个internal clock产生一条扫描链，不是我想要的结果。
但是这样设置后，35条链中有4条链是有2个scanclock的。
set_scan_path chainx -scan_master_clock 来指定每条链的scanclock，但是不起作用啊

531472320

回复 12# eeares


    之前的项目都是只有一个测试时钟，处理起来方便，不知道这位大牛，是否遇到过多个测试时钟的设计，一般脚本里如何设置呢？

eeares

你还是先理解下自己的需求吧。不要把func clock和scan clock混在一起说，在scan的时候，你只有两个clock，你是否允许同一条scan chain同时出现这两个clock，如果不允许，就别设置mix_clock

531472320

你还是先理解下自己的需求吧。不要把func clock和scan clock混在一起说，在scan的时候，你只有两个clock，你 ...
eeares 发表于 2012-10-8 11:09

                               
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    搞定了，插2次链，第一次插链把链上的寄存器拿出来，做一个collection。
第二次插链再set_scan_path -include $chain_reg -complete true
这样就可以了，谢谢大家的支持

wwjsongjie

要做到完全平衡扫描链长度而又不使时钟交叉实在没办法啦！但可以让clkb时钟域链数22条（规定长度3455），clka时钟域链数14条（规定长度3572），链数相差117应该没什么大问题吧！至于clkb、clka使其不交叉。用Mentor公司的DFTAdvisor工具很好实现的呀。add clock 0 clka  add clock 0 clkb insert test logic -max_length xxx -clock nomerge。用这三个命令应该可以吧！请楼主试试