dc下clock_uncertainty的设置问题

AveryYoung

遇到一个问题

我的设计始终74ns；
内部有clk2和clk32分频；

根据我曾经在论坛上看到的uncertainty的设置:
setup 10%clk_period
hold 5%clk_period；

对于clk32这个时钟，时钟周期都是2368ns，按照上述的要求进行设置的话，是否会过大了些？

uncertaity是不是有个设置的上限，或者说一般设置多少就可以了？

AveryYoung

补充一下，我感觉uncertainty
setup设个0.5
hold设置0.25就差不多了。
不知道是不是这样啊？

AveryYoung

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陈华009

DC只分析setup吧

陈华009

dc的时候或许uncertainty可以大一点，不考虑hold时间，不过在后面布局布线的时候通常会改小。

AveryYoung

回复 5# 陈华009


    没错，DC确实只分析setup；它要是报了这些min delay的错误，是该忽略？

tomc0710

可以先多留点margin，主要还是要看optimization后timing的结果！！

AveryYoung

回复 7# tomc0710


    你说的可是在PR之后的opt？

AveryYoung

回复 5# 陈华009


    对了，你的意思是说，dc下uncertainty不设置-hold 的时间

然后PR的时候再加上？

rk_yyf

DC 主要优化的是datapath path，我们在dc阶段，一般通过把clock period卡到signoff的70%，比如signoff的频率是10ns，那么综合就是按照7ns来run， clock uncertainty的值一般是要看PLL的jitter再加一点margin。