求助，dc在约束时对以下几个分频时钟的约束分频

AveryYoung · 发表于 2012-5-22 16:22:18

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求助，代码如下
clk_cnt是主时钟clk的计数单元，clk2_con是一个来自clk32 时钟域的控制信号
clk2/clk8/clk32是分频时钟；
求助在dc约束时这样的时钟要怎么约束，特别是clk2和clk8

assign clk2 = (clk2_con) ? clk_cnt[0] : 1'b0 ;
assign clk8 = ~clk_cnt[2] ;
assign clk32 = clk_cnt[4] ;

陈涛 · 发表于 2012-5-22 23:57:48

create_clock clk
create_generated_clock clk2/8/32

AveryYoung · 发表于 2012-5-23 10:52:21

回复 2# 陈涛

版主，
我感觉对clk8如果就这么简单的约束可能会有些问题的；因为真正的clk8是在计数器的输出后加了一个反相器了，也就是说反向后的clk8的时钟和-source clk之间的相位是在分频的基础上，加上了一个反向功能，这里是不是需要对generated clk进行补充一个edge的说明

陈涛 · 发表于 2012-5-23 15:05:56

create_generated_clock里面有反向的选项，认真读下它的说明

AveryYoung · 发表于 2012-9-26 17:48:29

本帖最后由 AveryYoung 于 2012-9-26 17:49 编辑

回复 4# 陈涛

版主，某段代码中如下
clk8 = ~clk_cnt[2];
clk_cnt是clk下的计数器

想问问，那么这样在定义clk8为generated_clock的时候是否需要-invert，且此时-source clk

我最近在使用这个命令在思考，这个invert是对什么东西进行的一次反向，是否就单纯应用于上端代码的这种情况，感觉不是很明白

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