关于verilog语句中的延时

fzfh1219

verilog语句中是可以指定延时的，但我始终不能明白这个延时的意义所在。延时是由硬件决定的，怎么
能在硬件描述语言中指定呢。都说延时是不可以综合的，只能用于仿真，但是仿真的意义不就在于检验电
路设计的正确性吗，如果说延时对实际生成的硬件来说是没有影响的，那么延时岂不是失去了存在的意义
。
我起初认为verilog中的延时仅仅是为了描述testbench，但似乎这种观点并不是完全正确，希望过路人能
解释一下verilog语言中的延时的意义和用途。小弟在此不胜感激。

tzjz2003

在一些大的设计中，由于仿真工具串行执行的局限性，有时候仿真会有问题，需要加入延时使仿真正确。
以前的书都说，综合时延时语句是不考虑的；但是，我听工程师说现在延时也可以综合了。who knows?

fzfh1219

是呀，我以前也认为延时是不可综合的，但一篇英文文章中，详细的讲述了什么样的延时可以综合，什么样的延时不可以综合，搞得我更不明白了。

teruyu

延时可以用模块代替，对模块比较了解！

fzylijun886

真是比较高深啊

eetop

verilog中的延时是不可综合的 一般用于仿真
综合后的网表中会包含延时信息 这样可以在后仿真时正确描述实际电路的行为

cuijili

仿真方面二楼说的没问题。

而综合方面肯定不可综合的。
在综合的时候，就是相当于一种注释。注意要用其他方式实现。如调实例化模块，设置时序约束等。
反正光靠编程写语言文件是没法综合的。

yppflx

同问 对这个问题也不清楚 希望有高人解答

huangzilai

Gate level 起作用的, 插入buffer (Inverter)

geniousb

不懂...