做完时钟树后reg2out之间的setup time 问题

jason1988 · 发表于 2012-2-10 14:56:51

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在做完时钟树后，reg前面肯定加了很多的clk buf，但作为out口的pad没有加clk buf，这样不就导致reg2out这些路径上的setup时序变紧吗？有没有命令让out的时钟跟随内部时钟变化。。。我只设置了set_output_delay -iClk -max 3 [get ports ....]，这样的话外部时钟只是参考了iClk。。。。。

陈涛 · 发表于 2012-2-10 15:08:00

每日一题（061）

jason1988 · 发表于 2012-2-10 15:38:31

回复 2# 陈涛

谢谢~~

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