时序调整问题

puyuwei

你同事写的没有问题！

SKILLER

写得不错！就是少点comment！

richardman0

回复 6# johnnyluck


    所以怎么从一个好学生变成一个优秀的工程师。那就是多想少做，事半功倍。打几拍，什么信号的上升沿，哪两个信号与一起，都需要在动手敲代码之前想清楚。同样开发一个模块需要10天，清华的学生可能想8天，写2天；普通的学生会想5天，写5天；在校学生只混1天，写9天。哪个方法好，最终质量孰好，你可以在之后的项目中体会到。

p.s. 要做同步电路，切勿乱动时序块alway@（）中的边沿触发信号。

enchanter

1. The first part should be only used by single bit retiming. Mostly used by sync Asynchronous signal. Never use it on Data Bus directly.

2. That the edge detection. It is the normal way to do it. If you use @(posedge xxx), the synthesis tool sometime would this that is another generated clock. Most time that is not what we want. You can try to synthesis it and check what's the difference between these two style.

health

没有问题。

louisesunjie

延迟几个节拍可能有几种需要，在跨时钟域的时候，对于单BIT的控制信号可以使用这样的延迟消除亚稳态。在同步时钟域中如果是对边沿的检测也是通过延迟来实现，还有就是时序的需要。
从这个实例中可以看出代码规范及注释的重要性，写代码时一定需要规范及注释。

lybuct

还是学生的路过。受益匪浅，顶下帖子…

huxiaokai2005

这两个程序都没什么问题，
第一个程序是双跳技术，用于处理跨时钟控制信号，这么写主要是因为idata不属于iclk这个时钟域；而一般对于跨时钟数据处理可以用FIFO缓冲数据。
第二个程序也比较标准，而如果采用楼主的方案，属于异步处理，容易产生时序上的问题。

lizhaohong520@

回复 13# richardman0


    兄弟··清华的？清华的数字设计很强的吧？

freshair_eet

1、这种延时是可以的，而且比较准；
2、if(posedge idata)这种写法也不是不可以；不过假若idata不干净的话很容易误触发，他的写法里的时钟如路径如果用时钟树，会干净得多。常规的写法就是像他那样。