时序调整问题

johnnyluck

最近在接手维护离职同事的项目，FPGA控制的多信号采集存储系统。没想到他几万行的代码都没写注释，头都大！！看代码的时候发现他经常用下来的语句来调整时序：

1. module example(iclk,idata,odata);
   
2. input iclk;
   
3. input idata;
   
4. output odata;
   
5. 
   
6. reg rdata1,rdata2,rdata3;
   
7. always@(posedge iclk)
   
8. begin
   
9.     rdata1<=idata;
   
10.     rdata2<=rdata1;
    
11.     rdata3<=rdata2;
    
12. end
    
13. assign    odata = rdata3;
    
14. endmodule
    

复制代码

请问这种这种延时靠谱吗，是他比较厉害规划出要设置几个reg来控制延时，还是这样写不好？


很多时候他的设计，嵌套在大模块底下的小模块的一些判断下降沿的语句：

1. module example2(imainclk,idata,odata);
   
2. input imainclk,idata;
   
3. output odata;
   
4. reg rdata1,rdata2;
   
5. always@(posedge imainclk)
   
6. begin
   
7.     rdata1<=idata;
   
8.     rdata2<=rdata1;
   
9.     if(rdata2 == 1 && rdata1 == 0)
   
10.         odata<=1;
    
11.     else
    
12.         odata <=0;
    
13. end
    
14. endmodule
    

复制代码

请问各位大大，这样的他为什么要这样写，改成if(posedge idata)会有什么区别啊？

marsfabio

回复 1# johnnyluck

他那么判断下降沿是对的。因为实际沿检测电路就是那样的

你那个写法我没见过，你确定语法正确？
你可以自己试验下么

falloutmx

1.用打拍方式调整时序是很常用的做法，用于多条通路同步数据。
2.这么判断下降沿没问题。你说的那种方法虽然方便，但是对时序来说很不好。

johnnyluck

回复 2# marsfabio

谢谢，以前只在学校小打小闹，没有经验。

johnnyluck

回复 3# falloutmx


   谢谢，我还是学生，刚出来实习，没接触过大项目。很多不懂。谢谢！但是用这种打拍的方式的话，如果是大系统的话，我怎么知道应该打多少拍才能满足时序要求啊？是需要仿真仿出来吗？

johnnyluck

回复 4# addr


   谢谢！我上面举的例子只想说明这种打拍的方式，没写复位信号，谢谢提醒。我也很想多学习代码风格，苦于刚接触。

jack888518

回复  falloutmx


   谢谢，我还是学生，刚出来实习，没接触过大项目。很多不懂。谢谢！但是用这种打拍 ...
johnnyluck 发表于 2011-12-1 21:11

                               
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   这个打拍，不需要你去仿真打几拍合适..大部分这个操作是在跨时钟域信号传递的IO处理部分的逻辑处理，避免亚稳态用的。。。。
你可以看看用到这个模块的地方的前后模块，是不是clk的频率不同.

jackertja

你需要先画出时序图，然后就知道延迟几拍了。

你同事做的比较标准，你要学他，别乱改。

110500623

这个同事写的代码挺规范的，符合硬件描述语言的规则，楼主说的方法我是从来没见过的。