已解决 综合，时钟下降沿问题

haier822

coding中用到了时钟的下降沿，可以综合吗，还是一定要改为上升沿，如果不可以改，又该怎么办?  一般情况遇到此种问题该如何处理，请不吝赐教，谢谢

nicholas08

rising和falling都可以．．没有问题．

icfbicfb

都可以啊

create_clock -name clk -period 10 -waveform { 5 10 }
这不就是下降沿么，

ddr 还双沿处理呢，照样行啊，

haier822

是不是这样理解：如果系统中只存在一个时钟，所有的时序都用的是时钟的下降沿，这样按照正常的综合就可以。但是如果有的用的是时钟下降沿，有的用时钟上升沿，就是两种沿混着用，这种情况下综合应该会遇到问题吧？请多帮我解释下，谢谢

陈涛

混用也不会出问题
除非你的设计有问题

haier822

你好，我的理解是，如果存在混用的情况，岂不是某些路径只会有半个周期的时序路径，综合时对应的时间裕度就会变小，正常都是一个周期的，之前理解的和其他人说到的都是说尽量用时钟上升沿，可否帮我再详细解释下遇到这种混用的情况，该如何进行综合，谢谢

icfbicfb

就是sdc的 create_clock 把相位写好就行了啊

是有可能有半周期的path，很经常，

haier822

create_clock 把相位写好，具体如何理解？
平时时钟定义都是这么写的，比如 create_clock -period 40 -waveform [list 0 20] -name CK [get_ports CK]。如果在系统中既用到了CK的上升沿，又用到了CK的下降沿，那么在定义该时钟时会有什么不同？
还有若存在半个周期的路径，时序是不是容易出现问题？
我在这方面没有多少经验，请多指导，谢谢

haier822

回复 7# icfbicfb


麻烦你再帮我看下我的疑惑，打扰了，谢谢。

icfbicfb

如果有些path确实用到半周期， create_clock倒是不需要改，

因为根据clock传播的规律， 有些path自然会用下降沿去采样下一个周期，也就是半周期，
比如memory出来的一些path，

create_clock -name clk -period 40 -waveform { 0 20 }  ; #缺省是上升沿半周期，
create_clock -name clk_b  -period 40 -waveform { 20 40} ; #已经是下降沿 开始的，

至于clock 有的path是上升沿，有的是下降沿，这个不是通过create_clock就控制了的，
timing path自己自然知道了，  只要仿真能过就行了，

至于半周期有很大的violation，你就要考虑了，是不是加一拍，或者改成普通1周期path，
否则是有可能没法过的，

还有个-phase 选项吧，create_clock ,还可以控制占空比，什么时候什么沿，
你man下看看