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查看: 6263|回复: 15

[求助] Xilinx在线逻辑分析仪chipscope inserter 有两个输入时钟怎么办

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发表于 2013-5-24 16:45:37 | 显示全部楼层 |阅读模式

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用chipscope观察一个模块内部信号,一般inserter时只有一个clock signal,但是我这个模块有两个时钟信号输入,这种情况怎么办呢?
发表于 2013-5-25 10:06:08 | 显示全部楼层
等待高手来解答吧,菜鸟帮你顶贴一下……
 楼主| 发表于 2013-5-27 09:00:32 | 显示全部楼层
回复 2# 691564736

谢谢啊,我自己也来顶下~
发表于 2013-5-28 23:27:42 | 显示全部楼层
加频率比较高的那个时钟就可以了,chipscose看波形时有个时间刻度,这个刻度就是你的clock signal,也就是说每个刻度处,其实就是你clock signal的上升沿,再把那个频率较低的时钟加入trigger signal就行了
 楼主| 发表于 2013-5-29 10:54:04 | 显示全部楼层
回复 4# 绿茶盖儿

谢谢你的回答 ,但是我试了下没有数据哦,比如把一个数据流高频输入,低频输出,要是只有高频时钟输入,输出的时侯是不是也是由高频时钟触发了?
发表于 2013-5-29 19:36:09 | 显示全部楼层
回复 5# joeyzhu


   不是,其实你用哪个时钟做clock signal都无所谓,clock signal只是提供波形的刻度,不论你选哪个时钟作为clock signal,不会影响你的设计本身。你说没有输出,可能没有抓取到波形,设置一下触发条件就行。你的设计里有没有输出有效信号?有的话你把输出有效信号的触发条件设为1,再运行看波形
 楼主| 发表于 2013-5-31 11:21:05 | 显示全部楼层
回复 6# 绿茶盖儿
捕获.JPG   
设置后一直这个状态,没有数据。

输入输出端口如下:
捕获1.JPG
下面是输入端口约束;

   捕获2.JPG
我观察其他只有一个时钟输入的模块的时候都是对的,操作流程应该没有问题,不知道是哪里错了
发表于 2013-5-31 12:37:49 | 显示全部楼层
回复 7# joeyzhu


   你这是一个时钟用来写数据,一个时钟用来读数据吧,既然是多时钟域,有没有做同步处理?数据量多大,需不需要缓冲?
发表于 2013-5-31 12:43:38 | 显示全部楼层
本帖最后由 绿茶盖儿 于 2013-5-31 12:45 编辑

回复 7# joeyzhu


   建议你用试试输入差分时钟,然后用分频的办法来得到两个工作时钟,ISE有分频的IP核可以调用,v6上是clocking wizard
 楼主| 发表于 2013-5-31 21:12:38 | 显示全部楼层
回复 8# 绿茶盖儿

数据不大,功能仿真是对的,那我试试输入一个时钟再分频吧。
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