什么时候用组合逻辑？什么时候用时序逻辑?迷糊中

shiyinjita

现在有的时候很迷惑，什么时候该用组合逻辑，什么时候该用时序逻辑 ？ 大家可以说说吗？
比如下面例子 ：
module add(
  input a,b,
input clk ,
output reg [1:0]c1,
output reg [1:0]c2
);

always @(*)
c1 = a +b ;

always @(posedge clk)
c2 <= a +b ;

请问大家C1和C2各有什么优缺点啊？ 我只知道C1是从查找表出来的，C2是从查找表-FF出来的。

down_load

运算通常可以在一个周期内完成，不需要多个时钟周期
如果综合出来的critical path 比较长，那最好在运算完成后用时钟打一拍，以防止出现meta stable。

dreamylife

回复 1# shiyinjita

个人认为如果你的前后还有其他模块，这个应该就用时序了。加法器的延迟还是挺大的，再跟别的组合逻辑放在一个时钟周期里面就太影响时钟周期了。通俗的说，如果设计比较大肯定要用时序电路的。组合只是描述一个时钟周期内，或者说描述两个寄存器之间的运算用。组合之后必有寄存器给他限制住，等下一个clk来了再让他往下一级寄存器流

shiyinjita

回复 3# dreamylife


    那是不是 在设计中 尽量少用组合逻辑呢？ 因为我的逻辑中有一个模块（加法器，比较器，选择器）全部是组合逻辑实现的，当时跑到了125M，用时序也跑到了125M，所以我现在就是想不通的

shiyinjita

回复 2# down_load

你的意思是 ？  可以详细一点吗？谢谢了。

deanyu

根据你的timing情况而定。如果没有violation，多用组合逻辑没什么不好的，也许gate还会用的少些。

buley

看情况而定吧，其实时序逻辑和组合逻辑的功能是不同的。时序逻辑就理解为触发器吧，组合逻辑就理解为LUT吧。

shiyinjita

回复 7# buley


    是的，时序逻辑就是经过查找表后的两个FF，而组合逻辑是直接经过的查找表， 比如我现在在做一个状态机，是用组合逻辑还是时序逻辑，你可以讲一下吗？ 还有各自的优越点？

dreamylife

回复 4# shiyinjita
其实一个ic的输入输出都要有DFF限制住。大的设计中不可能是只用组合逻辑实现的。全用组合是异步电路，并不是同步电路，而我们所说的仿真和模拟都是对同步电路的仿真。你说你跑到了125MHZ，是综合器假设你设计的前后都有DFF， 才能组成一个时序路径，这条时序路径能承受最大125MHz的时钟。否则125M有什么意义呢？至于什么时候组合什么时候时序是按照你的需求定的。假如你的组合电路很大，那么就要等很长时间电路才会得出结果，如果改成时序就可以把它拆成好几级，之间用寄存器隔开，这样就能构成流水结构，算的很快。再比如说好多组 组合电路之间需要配合，需要一起到达一个位置，一起出现一些运算结果，或者是同一个组合电路分给不同的路径用，都需要用时序来控制。如果是真正的设计，一定是时序

shiyinjita

回复 9# dreamylife


    ok,谢谢你了，呵呵