什么时候用组合逻辑？什么时候用时序逻辑?迷糊中

shiyinjita · 发表于 2011-11-4 07:59:51

回复 30# marsfabio

那么是不是可以这样理解，时序逻辑就是为了满足建立时间和保持时间的，如果逻辑操作能在一个周内内完成，那么可以用LUT完全实现，而不需要另外加一级D触发器呢？

shiyinjita · 发表于 2011-11-4 08:02:08

回复 29# dreamylife

你的意思指指，当组合逻辑的算法时间大于一个周期吧？如果大于一个周期，那么会很快的的吧？
呵呵，谢谢你了

shiyinjita · 发表于 2011-11-4 08:08:46

唉，最近越来越迷糊了，开始好好的看数字电路啊。

dreamylife · 发表于 2011-11-4 12:47:28

回复 32# shiyinjita
是的，我是这个意思。

thecloud7 · 发表于 2011-11-4 22:22:51

回复 dreamylife

比如图片中的例子，时钟周期为10ns 也就是100M，
输入a,b 都是64位，
在例1中 ...
shiyinjita 发表于 2011-11-3 11:44

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你主要错在“占用了一个周期”这里了，虽然寄存器打了一拍，但是并没有占用一个周期，原先的组合逻辑3ns能够完成，那么最高就能跑到333M 。假设采用了流水线，把3ns的组合逻辑拆成了两个1.5ns的组合逻辑，那么时钟就能跑到666M ，所以跑不到100M 是不可能的。

shiyinjita · 发表于 2011-11-5 08:02:43

回复 35# thecloud7

好的，谢谢你了啊，我在尝试一下

帆拓海 · 发表于 2016-3-10 20:13:02

讲解的太好了，赞一个

daneast · 发表于 2016-3-11 14:19:41

回复 shiyinjita
其实一个ic的输入输出都要有DFF限制住。大的设计中不可能是只用组合逻辑实现的。全用组 ...
dreamylife 发表于 2011-10-31 14:21

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“如果改成时序就可以把它拆成好几级，之间用寄存器隔开，这样就能构成流水结构，算的很快”这句话不对吧？组合逻辑中间插入时序逻辑不能增加运算速度吧，目的是为了保持并行数据的同步。

askmen · 发表于 2016-3-11 14:51:12

组合电路跑到125MHz，那是FPGA资源比较宽松的的情况下吧，如果是一个大的工程，FPGA资源比较紧张的情况下，组合逻辑就未必能跑到125MHz了

daneast · 发表于 2016-3-11 14:56:55

组合电路跑到125MHz，那是FPGA资源比较宽松的的情况下吧，如果是一个大的工程，FPGA资源比较紧张的情况下， ...
askmen 发表于 2016-3-11 14:51

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即便资源丰富，这种速率也不能用较长的组合逻辑吧，必然出现亚稳态

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