nc-verilog 仿真ALTERA IP 遇到问题

welliu

NC-Verilog仿真QuartusII9.0的问题一直用Cadence NC-Verilog（版本是5.10-p004）来做仿真验证。以前用QuartusII7.2一直没问题，最近用QuartusII9.0出问题了。在编译altera_mf.v时，报错：

ncvlog: *E,UMGENE (altera_mf.v,23972|5): An 'endgenerate' is expected [12.1.3(IE EE 2001)].

查看altera_mf.v的相应位置，发现它用了generate语句。不知是不是NC-Verilog对generate支持不好的原因。

有没有什么办法？NC-Verilog的最新版本是什么呢？

zjl840928

遇到同样的问题啦，感觉是版本的问题吧，最新的版本我知道的是2009年的，5.几的忘了；
如果把generate语句去掉，会出现  An “endmodule”  is expected 的问题，但是这个语句2001年就有了，而且ncverilog也说是支持的   说是+v1995 就OK，但是会出现别的错误！楼主搞定了么？

welliu

回复 2# zjl840928
我现在没5.1这个版本了，我现在用的是IUS（还是NC），我也加了v1995了的，但是还是不对。

skytang007

版本不支持，换到IUS54就可以了