请教数字库里面的tieh / tielow cell的作用是什么？

motocser · 发表于 2010-11-27 10:59:58

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请教数字库里面的tieh / tielow cell的作用是什么？接高电平接低电平吗？直接拉到VDD和GND不好吗？

zh123456789 · 发表于 2010-11-27 15:25:53

防止antenna 效应

springlett · 发表于 2010-11-27 20:36:27

ESD 方面的考虑

hahababy · 发表于 2010-11-30 17:15:30

回复 2# zh123456789

防止antenna问题用的是diode
Tie是出于ESD考虑

zh123456789 · 发表于 2010-11-30 17:36:18

回复 5# hahababy

谢谢指教啊。受教了

shfeiwang · 发表于 2010-12-2 12:37:45

这种cell在.13及以下应该是必须要的了。25以上的工艺不用好像也没有什么问题。我曾经一次.18um pr的时候忘记加tieh/l的cell，也没啥问题

conniezhou · 发表于 2010-12-2 20:26:24

也不是很明白这个！
模拟部分中的数字模块有一些就是输入直接接高或者低的，（0.18um工艺），也没有发现有什么不妥！

windl32 · 发表于 2010-12-5 22:06:08

学习了，谢谢！

tiger_lein · 发表于 2010-12-11 23:36:21

个人见解：
端口悬空会让这个端口出现不定态，可能会影响设计也可能不影响设计！
tie low 和tie high cell是为了悬空port跟电源线对接，模拟电路中会对悬空端的链接端进行明确的说明，链接到什么地方器件性能会有很大的差别。数字电路综合出来的网表悬空端不会说明悬空端链接情况，其一做出判断，其二链接一个扩散通路。详细查阅lef文件tie cell参数说明。

toad · 发表于 2010-12-12 10:22:00

直接拉到电源地似乎没啥影响

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