为什么还要做gate-level simulation

yuanpin318 · 发表于 2010-11-3 22:36:42

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有lec或formality作RTL和gate netlist比较, 为什么还要做gate-level simulation?

心海的一滴泪 · 发表于 2010-11-3 22:50:12

我们一般不做

mtwumtwu · 发表于 2010-11-4 08:05:47

At best you do it, otherwise if some error cause by compiler or RTL coding issue, maybe you will got some circuit design problem.

zhanghi · 发表于 2010-11-4 17:13:55

一般不作啊。gate仿真不直观，可用来确认rtl仿真,但实际run不起来，可能是综合问题。

glenchan · 发表于 2010-11-4 17:33:41

回复 4# zhanghi

很多年了，基本没有做过。

yuanpin318 · 发表于 2010-11-10 14:01:37

前辈说是为了防止X-transfer,有谁了解吗？

s_ki0901 · 发表于 2010-11-10 14:28:17

检查异步逻辑，上电复位逻辑，等一些在LEC,RTL仿真中难以覆盖的问题

meijingguoyu · 发表于 2010-11-11 14:01:16

gate-level simulation? 是指什么仿真啊， PR后？ synthesis后？

benjaminweber · 发表于 2010-11-11 18:07:36

前辈说是为了防止X-transfer,有谁了解吗？
yuanpin318 发表于 2010-11-10 14:01

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啊，这个。所有信号在仿真中开始都是X，只有赋值之后才有值。
X可以被传递，比如
1&X = X
0|X = X

仿真中如果复位之后一段时间之内还有信号是X，说明初始化不好，电路的逻辑取决于电路某些元件的初始值
这样的话，流片之后可能不工作

一般来说这个问题不大，前仿消除了所有复位问题的设计，到了后端一般不会出现这种问题，除非是设计本身的编码风格不好，本来就有设计问题

fly_haopp · 发表于 2010-11-15 11:20:01

检查异步逻辑，上电复位逻辑，等一些在LEC,RTL仿真中难以覆盖的问题
s_ki0901 发表于 2010-11-10 14:28

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异步逻辑，上电复位逻辑在LEC和RTL仿真中不能覆盖到吗？能否举例说明一下？
此外还有哪些是LEC，RTL仿真不能覆盖到而post-simulation可以覆盖到的？

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