为什么还要做gate-level simulation

liamnoell · 发表于 2010-11-15 17:44:28

毕竟数字timing计算只是一种近似，不是太精确的。而且对于power nosie以及cross talk等效应，STA 有时候还是达不到要求，就需要用spice level simulation 来仿真。
spice level simulation 的字面意义应该是晶体管模型级仿真，是一种仿真方式，而不是大家所讨论的仿真方法。把code 写好一点，不管是上电，复位，异步，甚至cross talk 等效应，都可以在rtl level 观察到。而spice level 如果没有写好激励，照样run 不出来这些效应。
对于数字工程师，只有在你对于数字库的近似不再信任，或者说你的设计要求，水平都超越.lib/db/ccs 的时候，就可以考虑spice simulation（如果现在的你还对于.lib 充满敬畏，甚至都没敢打开看过，那么掠过我说的所有话，立即回去，cd syn. vi ****.lib 看看：）。
补充一点，即使要跑一个1k cell 的digital desing，用spice level run的话，也得要一台强劲的server，跑很多个小时。。。。。。

yuanpin318 · 发表于 2010-11-15 22:55:25

shall be some asynchronous circuit. Reset circuit is part of analog.

qqqyb · 发表于 2010-11-20 01:49:13

确切的说应该是后仿真，使用后端PR反馈的gate-level网标和由spef文件提取的sdf文件。
后仿真的主要作用就是检查异步路径工作是否正常，因为STA是无法检查到的。
后仿真也检查复位滤毛刺工作是否正常，电路是否出现异常X态信号，端口连接是否有误等。
后仿真的速度很慢，仿真结果波形文件很大，因此只是有针对性的跑几个前仿真无法覆盖的地方。

liamnoell · 发表于 2010-11-25 13:36:10

回复 13# qqqyb

嗯，不是很同意你的观点。因为你说提到的后仿真一般是在cell level 做，通过背注（back annotation，我随便翻译的）由PT或者其他timing analysis工具抽取出来的延时信息，用数字方法进行仿真（所谓数字方法，即信号中只有1，0，z，x，而不可能有0.4V，==）。其实质还是在cell level 进行仿真。和gate -level simulation 还是有很大差别。其实gate level simulation 也有pre-layout，就是你说的前仿和post layout simulation 之分。

leafing · 发表于 2010-11-27 00:31:20

看来这个已经上升到analog的层次了

acgoal · 发表于 2010-11-27 18:18:39

有些内部模块复位做的不好，可能会出现X的情况，这些X一般的会传递到输出端口，但是有的时候可能是激励或者仿真环境，或者其他原因会导致前端功能仿真并不能发现这些问题，但是gate-level simulation会发现这些问题。

lzh4774 · 发表于 2011-4-8 18:44:12

RTL仿真和门级仿真究竟区别在哪里咧？

heima_0_0 · 发表于 2011-4-8 20:48:12

回复 3# mtwumtwu

保证网表与rtl的一致性

妓女的尊严 · 发表于 2011-4-8 21:42:17

不错的资料，支持

妓女的尊严 · 发表于 2011-4-8 21:43:30

被骗了，资料不好

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