dc时序违规，怎么解决？

fengxinzhi1987

最近刚接触dc综合，用0.18工艺进行综合时候，出现了以下时序违规，请求大家帮忙分析一下，小女子感激不尽~~~~~~
startpoint:U_control/o_m_41
(falling edge_triggered flip-flop clocked by i_clk)
endpoint: m41(output port)
path croup: default
path type: max
point                                                         fanout               cap            incr               path
U_control/o_m_41/CKN(DFFNSX2)                                                         0.00             0.00f
U_control/o_m_41/Q((DFFNSX2)                                                            0.37             0.37f
m4_pd[1] (net)                                             2                   0.02            0.00              0.37f
pad_m41/P                                                                                         1381.96          1382.33f
m41(net)                                                      1                   3.98             0.00             1382.33f
m41(inout)                                                                                            0.00             1382.33f
data arrival time                                                                                                         1382.33

max_delay                      18.00                          18.00
output extral delay            0.00                          18.00
      
data requires time                                              18.00
data arrival time                                               -1382.33
slack(VIOLATTED)                                            -1364.33

zh123456789

pad和U_control/o_m_41之间的delay太大了，可能是你的wlm设置的不对吧。……………………

suntou

检查你的约束文件不对吧

fengxinzhi1987

具体是指什么约束呢？能不能说具体点啊，期待回复，谢谢~~~~

lixunwangsan

m41后面负载电容明显太大了，对output设置set_load

martin21

負載太大，設置問題，同樣樓上

fengxinzhi1987

我看了下pad的lib文件里面，p端的电容是3.48，我设置的set_load是0.5，两者加起来刚好是3.98，就算我把set_load设置为0 ，这是最理想的情况了，负载电容是3.48，延时还是很大啊~~ 郁闷了，WLM每种情况都试了还是不行啊，到底是哪的问题呢？

fengxinzhi1987

   

最近刚接触dc综合，用0.18工艺进行综合时候，出现了以下时序违规，请求大家帮忙分析一下，小女子感激不尽~~ ...
fengxinzhi1987 发表于 2010-10-18 11:33

                               
登录/注册后可看大图

    补充：今天用report_delay_calculate查看了pad/PD(下拉)到pad/p端的延时计算情况，发现该cell的fall delay延时很大，rise delay延时很小。而pad/PU(上拉)到pad/p端情况相反。看了下io的lib文件，发现里面定义的延时就1000左右。说明是库本身的问题，但是为什么对上下拉电阻的时序这么设置呢？请大家在帮忙分析下。谢谢~~~~

jiazhuliang

对pad 应该要设计set_dont_use属性.

ic_qiand

这个违例太大了吧，sdc文件肯定有问题。