为什么全局时钟可以提供无偏斜的时钟信号？

cleocss · 发表于 2010-8-12 22:20:20

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为什么全局时钟可以提供无偏斜的时钟信号？

就是问FPGA内部如何进行这个时钟的走线，让这个时钟到达每个触发器的时间都相同？

fall_whisper · 发表于 2010-8-12 23:00:38

为什么不能？ASIC都可以做到，FPGA的全定制设计更没有问题了。

loveineda · 发表于 2010-8-13 08:07:40

简单得说，离时钟源近的加缓冲延时，远的不加或少加延时

zh123456789 · 发表于 2010-8-13 09:10:45

绝对的没有skew也不可能的，只是skew会及其微小，刻意忽略而已

liushihong · 发表于 2010-8-13 12:01:04

大家都说说这是为什么呢/

cleocss · 发表于 2010-8-14 12:03:25

这个好像很有道理！谢谢！ 3# loveineda

js_xxh · 发表于 2010-8-14 15:47:43

通过时钟树，让时钟到每个点的时间基本一致就可以了。

amormio124 · 发表于 2010-8-17 23:10:13

clock tree，和ASIC的原理一样，只不过FPGA的是预先布好线的，即全局时钟

falloutmx · 发表于 2010-8-18 09:26:07

全局时钟有专用的全局时钟线，早就布好了，到各个点的时间差可以忽略不计

zhonglinghui · 发表于 2011-7-26 11:23:20

我觉得全局时钟能够减小偏斜，绝对没有偏斜是不可能的，只要偏斜在你设计范围之内就可以了。

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